畳み込みニューラルネットワーク(CNN)アクセラレータIP

マシン学習インターフェースの迅速な実装

FPGAの並列処理機能を利用してCNNを実装します。このIPで独自のカスタムネットワークを実装したり、他の人が公開している一般のネットワークの多くを使用可能になります。

当社のIPは、柔軟性を提供し、加速エンジン数の調整ができます。エンジンとメモリの割り当ての数を調整することにより、ユーザはFPGA機能と動作速度を交換し、アプリケーションを最適化できます。

CNNアクセラレータIPはラティスニューラルネットワークコンパイラツールとセットになっています。コンパイラは、CaffeやTensorFlowで開発されたネットワークを利用し、リソースの使用状況を分析し、性能と機能をシミュレート、CNN アクセラレータ IPのコンパイル実行します。

  • 畳み込み層、最大プーリング層、バッチ正規化層、完全結合層に対応
  • 構成可能なウェイトのビット幅(16ビット、1ビット)
  • 構成可能なアクティベーションのビッド幅(16/8ビット、1ビット)
  • 16ビット幅と8ビット幅のアクティベーションを動的にサポート
  • リソースと性能間のトレードオフ向けの構成可能なメモリブロック数
  • リソースと性能間のトレードオフ用の構成可能な畳み込みエンジン数
Lattice sensAI

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ブロックダイアグラム

性能とサイズ

ECP5 性能とリソース使用率 1
畳み込みエンジン数 BOLB内部ストレージ数2 Registers LUT スライス RAMブロック clk Fmax (MHz) 3
1 2 3332 4353 3246 25 120.525
4 8 8745 13137 9665 76 115.101
8 16 15914 24891 18065 144 107.654

1.異なるソフトウェアバージョンを使用している場合や、異なるデバイス密度またはスピードグレードをターゲットにしている場合は、性能が異なる場合があります

2. Blob = 2 *畳み込みエンジン数の内蔵ストレージ数の使用を推奨

3. Fmaxは、FPGA設計にCNNアクセラレータIPコアが含まれている場合にのみ生成されますが、ユーザロジックをFPGAデザインに追加するとこれらの値が減少する可能性があります。

注文情報

ファミリ 部品番号 詳細
ECP5 CNN-ACCEL-E5-U 単一設計ライセンス
ECP5 CNN-ACCEL-E5-UT サイトライセンス

ドキュメント

Quick Reference
TITLE NUMBER VERSION DATE FORMAT SIZE
CNN Accelerator IP User Guide
FPGA-IPUG-02037 2.1 10/24/2019 PDF 1.3 MB
CNN Accelerator IP User Guide
FPGA-IPUG-02037 2.0 9/24/2018 PDF 809.9 KB


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