LPDDR3 SDRAMコントローラ

ラティスFPGAベースのLPDDR3ソリューション-ラティスの低消費電力のダブルデータレート(LPDDR3)SDRAM (Synchronous Dynamic Random Access Memory)コントローラは業界規格LPDDR3メモリデバイスとJESD-209.3仕様準拠のモジュールをインターフェースできる汎用メモリコントローラです。

LPDDR3をあなたの設計に簡単に統合できます-このIPコアLPDDR3メモリコントローラを他のカスタマー設計と統合するために必要な労力が削減できます。

特長

  • 業界規格のLPDDR3 SDRAMコンポーネントおよびJESD-209.3仕様に準拠したモジュールへのインタフェースができます
  • 最大400 MHz/800 Mbpsで高性能のLPDDR3が利用できます
  • 自動なLPDDR3 SDRAM初期化およびリフレッシュに対応します
  • ディープ省電力モード対応

LPDDR3 SDRAMコントローラは、Clarity Designerのユーザー設定可能なIPコアとして提供されており、よって、IPの設定、設計で使用するネットリストおよびシミュレーションファイルの生成が可能になります。IPのライセンスを購入しないと、ビットストリームの生成ができなかったり、ビットストリームにタイムロジックが発生する可能性があります。

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ブロックダイアグラム

性能とサイズ

ECP51
パラメータ スライス LUTs レジスタ I/O2 fMAX (MHz)3
データバス幅: 16 (x16) 1599 2241 1639 34 400 MHz (800 Mbps)
データバス幅: 32 (x32) 1818 2462 1939 54 400 MHz (800 Mbps)

1. 性能と利用率は LFE5UMコントロールパックを備えたLattice Diamond 3.3ソフトウェアを使って、 LFE5UM-85F-8BG756CESデバイスをターゲットに生成されました。違うソフトウェアのバージョンを使ったり、ECP5ファミリでも違うデバイス密度、スピードグレードをターゲットにしたときは、性能が異なる場合があります。
2. I / O列に表示されている数字は、LPDDR3メモリインターフェイスでのプライマリI / Oの数を表します。 ユーザインタフェース(ローカル側)の入出力は含まれていません。
3. データ幅が32ビット以下で、1チップセレクトが使用されている場合、LPDDR3 IPコアは最速スピードグレード(-8)で400 MHz(800 LPDDR3)で動作可能です。

注文情報

ファミリ 部品番号 説明
ECP5 LPDDR3-E5-U 単一設計ライセンス
ECP5 LPDDR3-E5-UT サイトライセンス

IP バージョン: 1.0

評価: このIPの完全版をダウンロードするには、Clarity Designerツールに行き、ウィンドウ内のLattice IP Serverタブをクリックしてください。ダウンロード可能なすべてのラティスコアIPコアとモジュールが表示されます。

購入: IPコアを購入する方法は、お近くのラティス営業担当にお問い合わせください。

ドキュメント

Quick Reference
TITLE NUMBER VERSION DATE FORMAT SIZE
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LPDDR3 SDRAM Controller IP Core User's Guide
IPUG110 1.0 9/23/2014 PDF 3 MB

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