EP100: PowerPC バススレーブ


2つのユーザ・インターフェイスを備え、オンチップあるいはオフチップのユーザロジックとレジスタ用のインターフェイス、そして外部の非同期SRAMと同期BURST SRAM用の直接インターフェイスがあります。

PowerPC スレーブはPowerPCバス上のデバイスやシステム・コントローラと一緒に作動します。スレーブはマップされた特定のアドレス空間に割り当ができます。さらにスレーブ・デバイスへのアクセスは、SRAMインターフェイスあるいはユーザ・インターフェイスバスへのいずれかに割り当てられます。アドレス・マッピング・コントローラはコアへハードワイヤでつなぐか、または動作中にユーザから供給することも出来ます。スレーブは標準のデータトランスファ・サイズと、MPC8260に特定した拡張データトランスファ・サイズの両方をサポートします。

スレーブは2つ迄の顕著な要求で PowerPCバス上のアドレス・パイプラインを操作します。スレーブが最初のデータ伝送要求を処理する間に、CPUは次の要求のアドレス保持を開始できます。アドレスの再試行、個別のアドレス、及びデータバス保持もスレーブでサポートします。スレーブはデータ保持を始める前に、データバス許可とデータバス・ビジイを検出します。


  • Fully supports PowerPCTM 60x bus protocol including PowerPC 603, 604, 740, 750 and MPC8260.
  • Provide PowerPC bus device access to memory and devices on user interface.
  • Direct support for standard asynchronous SRAM and synchronous BURST SRAM.
  • Burst access support using conventional asynchronous SRAM.
  • Additional back-end interface bus for on-chip and off-chip logic and register access.
  • Back-end interface supports user device with various wait states.
  • Burst access support including MPC8260 extended transfer size.
  • Write buffer supports write posting for the back-end bus interface.
  • Handles separate address bus and data bus tenure.
  • Supports PowerPC address pipeline for improve performance.
  • Supports address bus retry generated by other external device.
  • Qualified address data bus grant through the use of bus busy signals.
  • Designed for ASIC and programmable logic device implementations in various system environments.
  • Fully static design with edge triggered flip-flops.
  • Optimized for ispXPGA product family.

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Block Diagram



デバイス 利用 性能
PFUs スライス LUTs パーセント
LFX1200B-4 220 580 6% 72Mhz
LFEC20 696 7% 92Mhz
LFXP10 696 14% 97Mhz
LFXP2-17E 500 6% 116Mhz

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Quick Reference
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PowerPC Bus Slave Datasheet
EP100 6/22/2007 PDF 80.6 KB

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