
// This interface file generated using ORSPI FPSC KIT: 3.0

`timescale 1ns/ 100 ps

module mycore (

ALVCTAP1, ALVCTAP2, ALVCTAP3, ALVCTAP4, ALVCTAP5,
BLVCTAP1, BLVCTAP2, BLVCTAP3, BLVCTAP4, BLVCTAP5,
REF10, REF14, EXT_1K, RESLO, RESHI,
//SPIA RX Interface Inputs. All Banks in 32-bit mode.
SPIA_RX32_CLK_0, SPIA_RX32_CLK_1, SPIA_RX32_CLK_2, SPIA_RX32_CLK_3,
SPIA_RX32_RD_0, SPIA_RX32_RD_1, SPIA_RX32_RD_2, SPIA_RX32_RD_3,
SPIA_RX32_ADDR_0, SPIA_RX32_ADDR_1, SPIA_RX32_ADDR_2, SPIA_RX32_ADDR_3,
SPIA_RX32_PORT_ID, SPIA_RX32_EXT_STAT_EN, SPIA_RX32_STAT, 
SPIA_RX32_PSS_WE, SPIA_RX32_PSS_CLK,

//SPIA RX Interface Outputs. All Banks in 32-bit mode.

SPIA_RX32_DATA_0, SPIA_RX32_DATA_1, SPIA_RX32_DATA_2, SPIA_RX32_DATA_3,
SPIA_RX32_BE_0, SPIA_RX32_BE_1, SPIA_RX32_BE_2, SPIA_RX32_BE_3, 
SPIA_RX32_CTL_0, SPIA_RX32_CTL_1, SPIA_RX32_CTL_2, SPIA_RX32_CTL_3,
SPIA_RX32_ERR_0, SPIA_RX32_ERR_1, SPIA_RX32_ERR_2, SPIA_RX32_ERR_3,
SPIA_RX32_SOP_0, SPIA_RX32_SOP_1, SPIA_RX32_SOP_2, SPIA_RX32_SOP_3,
SPIA_RX32_EOP_0, SPIA_RX32_EOP_1, SPIA_RX32_EOP_2, SPIA_RX32_EOP_3,
SPIA_RX32_FIFO_EMPTY_0, SPIA_RX32_FIFO_EMPTY_1,
SPIA_RX32_FIFO_EMPTY_2, SPIA_RX32_FIFO_EMPTY_3,


//SPIB RX Interface Inputs. All Banks in 32-bit mode.

SPIB_RX32_CLK_0, SPIB_RX32_CLK_1, SPIB_RX32_CLK_2, SPIB_RX32_CLK_3,
SPIB_RX32_RD_0, SPIB_RX32_RD_1, SPIB_RX32_RD_2, SPIB_RX32_RD_3,
SPIB_RX32_ADDR_0, SPIB_RX32_ADDR_1, SPIB_RX32_ADDR_2, SPIB_RX32_ADDR_3,
SPIB_RX32_PORT_ID, SPIB_RX32_EXT_STAT_EN, SPIB_RX32_STAT, SPIB_RX32_PSS_WE,
SPIB_RX32_PSS_CLK,
SPIB_RX32_FIFO_EMPTY_0, SPIB_RX32_FIFO_EMPTY_1,
SPIB_RX32_FIFO_EMPTY_2, SPIB_RX32_FIFO_EMPTY_3,

//SPIB RX Interface Outputs. All Banks in 32-bit mode.

SPIB_RX32_DATA_0, SPIB_RX32_DATA_1, SPIB_RX32_DATA_2, SPIB_RX32_DATA_3,
SPIB_RX32_BE_0, SPIB_RX32_BE_1, SPIB_RX32_BE_2, SPIB_RX32_BE_3,
SPIB_RX32_CTL_0, SPIB_RX32_CTL_1, SPIB_RX32_CTL_2, SPIB_RX32_CTL_3,
SPIB_RX32_ERR_0, SPIB_RX32_ERR_1, SPIB_RX32_ERR_2, SPIB_RX32_ERR_3,
SPIB_RX32_SOP_0, SPIB_RX32_SOP_1, SPIB_RX32_SOP_2, SPIB_RX32_SOP_3,
SPIB_RX32_EOP_0, SPIB_RX32_EOP_1, SPIB_RX32_EOP_2, SPIB_RX32_EOP_3,





//SPIA TX Interface Inputs. All Banks in 32-bit mode.
SPIA_TX32_DATA_0, SPIA_TX32_DATA_1, SPIA_TX32_DATA_2, SPIA_TX32_DATA_3,
SPIA_TX32_PORT_0, SPIA_TX32_PORT_1, SPIA_TX32_PORT_2, SPIA_TX32_PORT_3,
SPIA_TX32_BE_0, SPIA_TX32_BE_1, SPIA_TX32_BE_2, SPIA_TX32_BE_3,
SPIA_TX32_CLK_0, SPIA_TX32_CLK_1, SPIA_TX32_CLK_2, SPIA_TX32_CLK_3,
SPIA_TX32_ERR_0, SPIA_TX32_ERR_1, SPIA_TX32_ERR_2, SPIA_TX32_ERR_3,
SPIA_TX32_SOP_0, SPIA_TX32_SOP_1, SPIA_TX32_SOP_2, SPIA_TX32_SOP_3,
SPIA_TX32_EOP_0, SPIA_TX32_EOP_1, SPIA_TX32_EOP_2, SPIA_TX32_EOP_3,
SPIA_TX32_WE_0, SPIA_TX32_WE_1, SPIA_TX32_WE_2, SPIA_TX32_WE_3,
SPIA_TX32_ADDR_0, SPIA_TX32_ADDR_1, SPIA_TX32_ADDR_2, SPIA_TX32_ADDR_3,
SPIA_TX32_WD_CNT_RST_0, SPIA_TX32_WD_CNT_RST_1, 
SPIA_TX32_WD_CNT_RST_2, SPIA_TX32_WD_CNT_RST_3,
SPIA_TX32_LINK_DIS_0, SPIA_TX32_LINK_DIS_1,
SPIA_TX32_LINK_DIS_2, SPIA_TX32_LINK_DIS_3, SPIA_TREFCLK_X8,

//SPIA TX Interface Outputs. All Banks in 32-bit mode.

SPIA_TX32_PORT_ID, SPIA_TX32_STAT, SPIA_TX32_BURST_VAL,
SPIA_TX32_FIFO_FULL_0, SPIA_TX32_FIFO_FULL_1,
SPIA_TX32_FIFO_FULL_2, SPIA_TX32_FIFO_FULL_3, 


//SPIB TX Interface Inputs. All Banks in 32-bit mode.
SPIB_TX32_DATA_0, SPIB_TX32_DATA_1, SPIB_TX32_DATA_2, SPIB_TX32_DATA_3,
SPIB_TX32_PORT_0, SPIB_TX32_PORT_1, SPIB_TX32_PORT_2, SPIB_TX32_PORT_3,
SPIB_TX32_BE_0, SPIB_TX32_BE_1, SPIB_TX32_BE_2, SPIB_TX32_BE_3,
SPIB_TX32_CLK_0, SPIB_TX32_CLK_1, SPIB_TX32_CLK_2, SPIB_TX32_CLK_3,
SPIB_TX32_ERR_0, SPIB_TX32_ERR_1, SPIB_TX32_ERR_2, SPIB_TX32_ERR_3,
SPIB_TX32_SOP_0, SPIB_TX32_SOP_1, SPIB_TX32_SOP_2, SPIB_TX32_SOP_3,
SPIB_TX32_EOP_0, SPIB_TX32_EOP_1, SPIB_TX32_EOP_2, SPIB_TX32_EOP_3,
SPIB_TX32_WE_0, SPIB_TX32_WE_1, SPIB_TX32_WE_2, SPIB_TX32_WE_3,
SPIB_TX32_ADDR_0, SPIB_TX32_ADDR_1, SPIB_TX32_ADDR_2, SPIB_TX32_ADDR_3,
SPIB_TX32_WD_CNT_RST_0, SPIB_TX32_WD_CNT_RST_1, 
SPIB_TX32_WD_CNT_RST_2, SPIB_TX32_WD_CNT_RST_3,
SPIB_TX32_LINK_DIS_0, SPIB_TX32_LINK_DIS_1,
SPIB_TX32_LINK_DIS_2, SPIB_TX32_LINK_DIS_3, SPIB_TREFCLK_X8,

//SPIB TX Interface Outputs. All Banks in 32-bit mode.

SPIB_TX32_PORT_ID, SPIB_TX32_STAT, SPIB_TX32_BURST_VAL,
SPIB_TX32_FIFO_FULL_0, SPIB_TX32_FIFO_FULL_1,
SPIB_TX32_FIFO_FULL_2, SPIB_TX32_FIFO_FULL_3, 






TESTMDN, PDN, TRISTN, TESTCLK,
ARLSCLK_F, ATREFCLK_F, SPI_SATM_A, SPI_DATM_A, SPI_DLYTAP_A, FPGA_RESET_S4A,
ASTOP_ON_EOP0, ASTOP_ON_EOP1, ASTOP_ON_EOP2, ASTOP_ON_EOP3,
BRLSCLK_F, BTREFCLK_F, SPI_SATM_B, SPI_DATM_B, SPI_DLYTAP_B, FPGA_RESET_S4B,
BSTOP_ON_EOP0, BSTOP_ON_EOP1, BSTOP_ON_EOP2, BSTOP_ON_EOP3,
//SPIA RX APIO
ARDATN, ARDATP, ARCTLN, ARCTLP,
ARDCLKN, ARDCLKP,
RSCLKA, RSTATA, 
ARSTATN, ARSTATP, ARSCLKN, ARSCLKP,

//SPIB RX APIO
BRDATN, BRDATP, BRCTLN, BRCTLP,
BRDCLKN, BRDCLKP, 
RSCLKB, RSTATB, 
BRSTATN, BRSTATP, BRSCLKN, BRSCLKP,

//SPIA TX APIO
ATDATN, ATDATP, ATCTLN, ATCTLP,
ATDCLKN, ATDCLKP, ATREFCLK,
TSCLKA, TSTATA, 
ATSCLKN, ATSCLKP, ATSTATN, ATSTATP,

//SPIB TX APIO
BTDATN, BTDATP, BTCTLN, BTCTLP,
BTDCLKN, BTDCLKP, BTREFCLK,
TSCLKB, TSTATB, 
BTSCLKN, BTSCLKP, BTSTATN, BTSTATP,
SYS_RST_N,
//SYSBUS CONNECTS
DONE, GSRN_TOA,  HADDR, HBURST, HCLK, HREADY_IN, HRESET_N, 
HSEL, HSIZE, HTRANS, HWDATA, HWRITE, PWRUPRES,
HRDATA, HREADY_OUT, HRESP, ASB_EN_SLI, ASB_IRQ_SLI, TRI_IO,
//Serdes APIO

//Inputs
REFCLKN, REFCLKP, 
HDINN_A, HDINN_B, HDINN_C, HDINN_D,
HDINP_A, HDINP_B, HDINP_C, HDINP_D,

//Outputs
HDOUTN_A, HDOUTN_B, HDOUTN_C, HDOUTN_D,
HDOUTP_A, HDOUTP_B, HDOUTP_C, HDOUTP_D,

REXT, REXTN,
//Memory Controller

//APIOs
PMIC, PMICN, PMIQ, MCREFCLK, PMIA, PMID, PMIWN, PMIRN, PMIK, PMIKN, RESETN,

//Interface
F_MC_WD, F_MC_WI, F_MC_RI, F_MC_WCLK, F_MC_RCLK, F_MC_WIFIFO_WE, F_MC_WDFIFO_WE,
F_MC_RIFIFO_WE, F_MC_RDFIFO_RE, MC_RD, MC_RDFIFO_EMPTY, MC_RIFIFO_FULL,
MC_WDFIFO_FULL, MC_WIFIFO_FULL, MC_SYSCLK, F_MC_REFCLK, FPGA_RESET_MC,
);

// Ports

// Misc TAPs

input	ALVCTAP1, ALVCTAP2, ALVCTAP3, ALVCTAP4, ALVCTAP5;
input	BLVCTAP1, BLVCTAP2, BLVCTAP3, BLVCTAP4, BLVCTAP5;
input	REF10, REF14, EXT_1K, RESLO, RESHI;
//SPIA RX Interface Inputs. All Banks in 32-bit mode.
input	SPIA_RX32_CLK_0, SPIA_RX32_CLK_1, SPIA_RX32_CLK_2, SPIA_RX32_CLK_3;
input   SPIA_RX32_RD_0, SPIA_RX32_RD_1, SPIA_RX32_RD_2, SPIA_RX32_RD_3;
input	[2:0]	SPIA_RX32_ADDR_0;
input	[2:0]	SPIA_RX32_ADDR_1;
input   [2:0]   SPIA_RX32_ADDR_2;
input	[2:0]	SPIA_RX32_ADDR_3;
input   [7:0]	SPIA_RX32_PORT_ID;
input		SPIA_RX32_EXT_STAT_EN;
input	[1:0]	SPIA_RX32_STAT;
input		SPIA_RX32_PSS_WE;
input		SPIA_RX32_PSS_CLK;
//SPIA RX Interface Outputs. All Banks in 32-bit mode.
output	[31:0]	SPIA_RX32_DATA_0;
output	[31:0]  SPIA_RX32_DATA_1;
output	[31:0]  SPIA_RX32_DATA_2;
output	[31:0]	SPIA_RX32_DATA_3;
output  [3:0]	SPIA_RX32_BE_0, SPIA_RX32_BE_1, SPIA_RX32_BE_2, SPIA_RX32_BE_3;
output		SPIA_RX32_CTL_0, SPIA_RX32_CTL_1, SPIA_RX32_CTL_2, SPIA_RX32_CTL_3;
output		SPIA_RX32_ERR_0, SPIA_RX32_ERR_1, SPIA_RX32_ERR_2, SPIA_RX32_ERR_3;
output		SPIA_RX32_SOP_0, SPIA_RX32_SOP_1, SPIA_RX32_SOP_2, SPIA_RX32_SOP_3;
output		SPIA_RX32_EOP_0, SPIA_RX32_EOP_1, SPIA_RX32_EOP_2, SPIA_RX32_EOP_3;
output		SPIA_RX32_FIFO_EMPTY_0, SPIA_RX32_FIFO_EMPTY_1;
output		SPIA_RX32_FIFO_EMPTY_2, SPIA_RX32_FIFO_EMPTY_3;

//SPIB RX Interface Inputs. All Banks in 32-bit mode.
input	SPIB_RX32_CLK_0, SPIB_RX32_CLK_1, SPIB_RX32_CLK_2, SPIB_RX32_CLK_3;
input   SPIB_RX32_RD_0, SPIB_RX32_RD_1, SPIB_RX32_RD_2, SPIB_RX32_RD_3;
input	[2:0]	SPIB_RX32_ADDR_0;
input	[2:0]	SPIB_RX32_ADDR_1;
input   [2:0]   SPIB_RX32_ADDR_2;
input	[2:0]	SPIB_RX32_ADDR_3;
input   [7:0]	SPIB_RX32_PORT_ID;
input		SPIB_RX32_EXT_STAT_EN;
input	[1:0]	SPIB_RX32_STAT;
input		SPIB_RX32_PSS_WE;
input		SPIB_RX32_PSS_CLK;
//SPIB RX Interface Outputs. All Banks in 32-bit mode.
output		SPIB_RX32_FIFO_EMPTY_0, SPIB_RX32_FIFO_EMPTY_1;
output		SPIB_RX32_FIFO_EMPTY_2, SPIB_RX32_FIFO_EMPTY_3;
output	[31:0]	SPIB_RX32_DATA_0;
output	[31:0]  SPIB_RX32_DATA_1;
output	[31:0]  SPIB_RX32_DATA_2;
output	[31:0]	SPIB_RX32_DATA_3;
output  [3:0]	SPIB_RX32_BE_0, SPIB_RX32_BE_1, SPIB_RX32_BE_2, SPIB_RX32_BE_3;
output		SPIB_RX32_CTL_0, SPIB_RX32_CTL_1, SPIB_RX32_CTL_2, SPIB_RX32_CTL_3;
output		SPIB_RX32_ERR_0, SPIB_RX32_ERR_1, SPIB_RX32_ERR_2, SPIB_RX32_ERR_3;
output		SPIB_RX32_SOP_0, SPIB_RX32_SOP_1, SPIB_RX32_SOP_2, SPIB_RX32_SOP_3;
output		SPIB_RX32_EOP_0, SPIB_RX32_EOP_1, SPIB_RX32_EOP_2, SPIB_RX32_EOP_3;
//SPIA TX Interface Inputs. All Banks in 32-bit mode.
input	[31:0]	SPIA_TX32_DATA_0;
input	[31:0]	SPIA_TX32_DATA_1;
input	[31:0]	SPIA_TX32_DATA_2;
input	[31:0]	SPIA_TX32_DATA_3;
input	[7:0]	SPIA_TX32_PORT_0;
input	[7:0]	SPIA_TX32_PORT_1;
input	[7:0]	SPIA_TX32_PORT_2;
input	[7:0]	SPIA_TX32_PORT_3;
input	[3:0]	SPIA_TX32_BE_0;
input	[3:0]	SPIA_TX32_BE_1;
input	[3:0]	SPIA_TX32_BE_2;
input	[3:0]	SPIA_TX32_BE_3;
input		SPIA_TX32_CLK_0, SPIA_TX32_CLK_1;
input		SPIA_TX32_CLK_2, SPIA_TX32_CLK_3;
input		SPIA_TX32_ERR_0, SPIA_TX32_ERR_1;
input		SPIA_TX32_ERR_2, SPIA_TX32_ERR_3;
input		SPIA_TX32_SOP_0, SPIA_TX32_SOP_1;
input		SPIA_TX32_SOP_2, SPIA_TX32_SOP_3;
input		SPIA_TX32_EOP_0, SPIA_TX32_EOP_1;
input		SPIA_TX32_EOP_2, SPIA_TX32_EOP_3;
input		SPIA_TX32_WE_0, SPIA_TX32_WE_1;
input		SPIA_TX32_WE_2, SPIA_TX32_WE_3;
input	[2:0]	SPIA_TX32_ADDR_0, SPIA_TX32_ADDR_1;
input	[2:0]	SPIA_TX32_ADDR_2, SPIA_TX32_ADDR_3;
input		SPIA_TX32_WD_CNT_RST_0, SPIA_TX32_WD_CNT_RST_1;
input		SPIA_TX32_WD_CNT_RST_2, SPIA_TX32_WD_CNT_RST_3;
input           SPIA_TX32_LINK_DIS_0, SPIA_TX32_LINK_DIS_1;
input           SPIA_TX32_LINK_DIS_2, SPIA_TX32_LINK_DIS_3;
input		SPIA_TREFCLK_X8;
//SPIA TX Interface Outputs. All Banks in 32-bit mode.
output	[7:0]	SPIA_TX32_PORT_ID ;
output	[1:0]   SPIA_TX32_STAT;
output	[3:0]	SPIA_TX32_BURST_VAL;
output		SPIA_TX32_FIFO_FULL_0, SPIA_TX32_FIFO_FULL_1;
output		SPIA_TX32_FIFO_FULL_2, SPIA_TX32_FIFO_FULL_3;
//SPIB TX Interface Inputs. All Banks in 32-bit mode.
input	[31:0]	SPIB_TX32_DATA_0;
input	[31:0]	SPIB_TX32_DATA_1;
input	[31:0]	SPIB_TX32_DATA_2;
input	[31:0]	SPIB_TX32_DATA_3;
input	[7:0]	SPIB_TX32_PORT_0;
input	[7:0]	SPIB_TX32_PORT_1;
input	[7:0]	SPIB_TX32_PORT_2;
input	[7:0]	SPIB_TX32_PORT_3;
input	[3:0]	SPIB_TX32_BE_0;
input	[3:0]	SPIB_TX32_BE_1;
input	[3:0]	SPIB_TX32_BE_2;
input	[3:0]	SPIB_TX32_BE_3;
input		SPIB_TX32_CLK_0, SPIB_TX32_CLK_1;
input		SPIB_TX32_CLK_2, SPIB_TX32_CLK_3;
input		SPIB_TX32_ERR_0, SPIB_TX32_ERR_1;
input		SPIB_TX32_ERR_2, SPIB_TX32_ERR_3;
input		SPIB_TX32_SOP_0, SPIB_TX32_SOP_1;
input		SPIB_TX32_SOP_2, SPIB_TX32_SOP_3;
input		SPIB_TX32_EOP_0, SPIB_TX32_EOP_1;
input		SPIB_TX32_EOP_2, SPIB_TX32_EOP_3;
input		SPIB_TX32_WE_0, SPIB_TX32_WE_1;
input		SPIB_TX32_WE_2, SPIB_TX32_WE_3;
input	[2:0]	SPIB_TX32_ADDR_0, SPIB_TX32_ADDR_1;
input	[2:0]	SPIB_TX32_ADDR_2, SPIB_TX32_ADDR_3;
input		SPIB_TX32_WD_CNT_RST_0, SPIB_TX32_WD_CNT_RST_1;
input		SPIB_TX32_WD_CNT_RST_2, SPIB_TX32_WD_CNT_RST_3;
input           SPIB_TX32_LINK_DIS_0, SPIB_TX32_LINK_DIS_1;
input           SPIB_TX32_LINK_DIS_2, SPIB_TX32_LINK_DIS_3;
input		SPIB_TREFCLK_X8;
//SPIB TX Interface Outputs. All Banks in 32-bit mode.
output	[7:0]	SPIB_TX32_PORT_ID;
output	[1:0]   SPIB_TX32_STAT;
output	[3:0]	SPIB_TX32_BURST_VAL;
output		SPIB_TX32_FIFO_FULL_0, SPIB_TX32_FIFO_FULL_1;
output		SPIB_TX32_FIFO_FULL_2, SPIB_TX32_FIFO_FULL_3;


//Misc Pins.
input	[1:0]	TESTMDN;
input		PDN, TRISTN, TESTCLK;

output		ARLSCLK_F;
output		ATREFCLK_F;
input		SPI_SATM_A, SPI_DATM_A;
input	[2:0]	SPI_DLYTAP_A;
input		FPGA_RESET_S4A;
input		ASTOP_ON_EOP0, ASTOP_ON_EOP1, ASTOP_ON_EOP2, ASTOP_ON_EOP3;
output		BRLSCLK_F;
output		BTREFCLK_F;
input		SPI_SATM_B, SPI_DATM_B;
input	[2:0]	SPI_DLYTAP_B;
input		FPGA_RESET_S4B;
input		BSTOP_ON_EOP0, BSTOP_ON_EOP1, BSTOP_ON_EOP2, BSTOP_ON_EOP3;
//SPIA RX APIO
input	[15:0]	ARDATN;
input	[15:0]	ARDATP;
input		ARCTLN, ARCTLP;
input		ARDCLKN, ARDCLKP;
output		RSCLKA;
output	[1:0]	RSTATA;
output		ARSCLKN, ARSCLKP;
output	[1:0]	ARSTATN, ARSTATP;
//SPIB RX APIO
input	[15:0]	BRDATN;
input	[15:0]	BRDATP;
input		BRCTLN, BRCTLP;
input		BRDCLKN, BRDCLKP;
output		RSCLKB;
output	[1:0]	RSTATB;
output		BRSCLKN, BRSCLKP;
output	[1:0]	BRSTATN, BRSTATP;
input		SYS_RST_N;
//SPIA TX APIO
input		TSCLKA;
input	[1:0]	TSTATA; 
input		ATSCLKN, ATSCLKP;
input	[1:0]	ATSTATN, ATSTATP;
output	[15:0]	ATDATN, ATDATP;
output		ATCTLN, ATCTLP;
output		ATDCLKN, ATDCLKP;
input		ATREFCLK;
//SPIB TX APIO
input		TSCLKB;
input	[1:0]	TSTATB; 
input		BTSCLKN, BTSCLKP;
input	[1:0]	BTSTATN, BTSTATP;
output	[15:0]	BTDATN, BTDATP;
output		BTCTLN, BTCTLP;
output		BTDCLKN, BTDCLKP;
input		BTREFCLK;
// SYSBUS CONNECTS
input  		DONE;
input  		GSRN_TOA;
input  [17:0] 	HADDR;
input  		HBURST;
input  		HCLK;
input  		HREADY_IN;
input  		HRESET_N;
input  		HSEL;
input  [1:0] 	HSIZE;
input  [1:0] 	HTRANS;
input  [35:0] 	HWDATA;
input  		HWRITE;
input  		PWRUPRES;
input  		TRI_IO;
output 		ASB_EN_SLI;
output 		ASB_IRQ_SLI;
output [35:0] 	HRDATA;
output 		HREADY_OUT;
output [1:0] 	HRESP;
//Serdes APIO
//Inputs
input		HDINN_A, HDINN_B, HDINN_C, HDINN_D;
input		HDINP_A, HDINP_B, HDINP_C, HDINP_D;
input		REFCLKN, REFCLKP;
output		HDOUTN_A, HDOUTN_B, HDOUTN_C, HDOUTN_D;
output		HDOUTP_A, HDOUTP_B, HDOUTP_C, HDOUTP_D;
output		REXT, REXTN;
//Memory Controller
//APIOs
inout		PMIC, PMICN;
inout	[35:0]	PMIQ;
inout		MCREFCLK;
inout	[17:0]	PMIA;
inout	[35:0]	PMID;
inout		PMIWN, PMIRN;
inout		PMIK, PMIKN;
input		RESETN;
//Memory Controller Interface
input	[73:0]	F_MC_WD;
input	[31:0]	F_MC_WI;
input	[31:0]	F_MC_RI;
input		F_MC_WCLK, F_MC_RCLK;
input		F_MC_WIFIFO_WE, F_MC_WDFIFO_WE;
input		F_MC_RIFIFO_WE, F_MC_RDFIFO_RE;
output	[71:0]	MC_RD;
output		MC_RDFIFO_EMPTY, MC_RIFIFO_FULL, MC_WDFIFO_FULL, MC_WIFIFO_FULL;
output		MC_SYSCLK;
input		F_MC_REFCLK, FPGA_RESET_MC;
wire  fpsc_vlo;
wire  fpsc_vhi;

VLO fpsc_vlo_inst (.Z(fpsc_vlo));
VHI fpsc_vhi_inst (.Z(fpsc_vhi));


//Instantiate Core

orspi_core	orspi_core_inst (

 .ALVCTAP1(ALVCTAP1),
 .ALVCTAP2(ALVCTAP2),
 .ALVCTAP3(ALVCTAP3),
 .ALVCTAP4(ALVCTAP4),
 .ALVCTAP5(ALVCTAP5),
 .ARCTLN(ARCTLN),
 .ARCTLP(ARCTLP),
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 .ARDAT10P(ARDATP[10]),
 .ARDAT11N(ARDATN[11]),
 .ARDAT11P(ARDATP[11]),
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 .ARDAT12P(ARDATP[12]),
 .ARDAT13N(ARDATN[13]),
 .ARDAT13P(ARDATP[13]),
 .ARDAT14N(ARDATN[14]),
 .ARDAT14P(ARDATP[14]),
 .ARDAT15N(ARDATN[15]),
 .ARDAT15P(ARDATP[15]),
 .ARDAT1N(ARDATN[1]),
 .ARDAT1P(ARDATP[1]),
 .ARDAT2N(ARDATN[2]),
 .ARDAT2P(ARDATP[2]),
 .ARDAT3N(ARDATN[3]),
 .ARDAT3P(ARDATP[3]),
 .ARDAT4N(ARDATN[4]),
 .ARDAT4P(ARDATP[4]),
 .ARDAT5N(ARDATN[5]),
 .ARDAT5P(ARDATP[5]),
 .ARDAT6N(ARDATN[6]),
 .ARDAT6P(ARDATP[6]),
 .ARDAT7N(ARDATN[7]),
 .ARDAT7P(ARDATP[7]),
 .ARDAT8N(ARDATN[8]),
 .ARDAT8P(ARDATP[8]),
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 .ARDAT9P(ARDATP[9]),
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 .ARX_FPGA_PORT_ID_5(SPIA_RX32_PORT_ID[5]),
 .ARX_FPGA_PORT_ID_4(SPIA_RX32_PORT_ID[4]),
 .ARX_FPGA_PORT_ID_3(SPIA_RX32_PORT_ID[3]),
 .ARX_FPGA_PORT_ID_2(SPIA_RX32_PORT_ID[2]),
 .ARX_FPGA_PORT_ID_1(SPIA_RX32_PORT_ID[1]),
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 .ATX_D1_16(SPIA_TX32_DATA_1[16]),
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 .BRDAT4P(BRDATP[4]),
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 .BRDCLKN(BRDCLKN),
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 .BRX_FPGA_PORT_ID_3(SPIB_RX32_PORT_ID[3]),
 .BRX_FPGA_PORT_ID_2(SPIB_RX32_PORT_ID[2]),
 .BRX_FPGA_PORT_ID_1(SPIB_RX32_PORT_ID[1]),
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 .BRX_PORT_STATUS_1(SPIB_RX32_STAT[1]),
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 .BRX_PSS_CLK(SPIB_RX32_PSS_CLK),
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 .BRX_RE0(SPIB_RX32_RD_0),
 .BRX_RE1(SPIB_RX32_RD_1),
 .BRX_RE2(SPIB_RX32_RD_2),
 .BRX_RE3(SPIB_RX32_RD_3),
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 //Memory Controller Interface inputs pins
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// Not for Simulation Module

