BSCAN - 多端口连接器 (BSCAN2)

Reference Design Logo根据IEEE1149.1边界扫描系统的规范,每一个复杂的系统可以有一个以上的边界扫描兼容的扫描端口。如果这些扫描端口连接在一起,那么提高扫描功能的可能性就会增加。在这个设计中,通过实现指令送入IEEE 1149.1端口,多扫描端口连接在一起。 MSP(多个扫描端口)设备可用于连接四个本地扫描端口,也可以完全绕过。提供一个使能信号,低电平时,器件输出为三态,因此莱迪思的ispDOWNLOAD®电缆可以直接用于在系统编程的第二个链路。

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框图

性能和尺寸

器件系列 经测试的器件* 性能 I/O 引脚 占用资源 版本
4-端口实现
MachXO2™ 1 LCMXO2-256HC-
4TG100C
>30MHz 30 88 LUTs (Verilog Source)
85 LUTs (VHDL Source)
4.6
MachXO™ 2 LCMXO256C-5T100C >30MHz 30 88 LUTs (Verilog Source)
85 LUTs (VHDL Source)
4.6
LatticeXP2™ 3 LFXP2-5E-5M132C >30MHz 30 83 LUTs (Verilog Source)
84 LUTs (VHDL Source)
4.6
ispMACH® 4000ZE™ 4 LC4128ZE-5TN100C >30MHz 30 60 Macrocells
(Verilog/VHDL Source)
4.6
ispMACH® 4000V/B/C/Z™ 5 LC4128V-27T100C >30MHz 30 60 Macrocells
(Verilog/VHDL Source)
4.6
Platform Manager™ 6 LPTM10-1247-
3TG128CES
>30MHz 30 88 LUTs (Verilog Source)
85 LUTs (VHDL Source)
4.6
ECP5™ 7 LFE5UM-85F-
CABGA756
>30MHz 30 88 LUTs (Verilog Source)
85 LUTs (VHDL Source)
4.6
8-端口 资源实现
MachXO2™ 1 LCMXO2-256HC-
4TG100C
>30MHz 50 129 LUTs (Verilog Source)
122 LUTs (VHDL Source)
4.6
MachXO™ 2 LCMXO256C-5T100C >30MHz 50 219 LUTs (Verilog Source)
212 LUTs (VHDL Source)
4.6
LatticeXP2™ 3 LFXP2-5E-5M132C >30MHz 50 108 LUTs (Verilog Source)
122 LUTs (VHDL Source)
4.6
ispMACH® 4000ZE™ 4 LC4128ZE-5TN100C >30MHz 50 108 Macrocells
(Verilog/VHDL Source)
4.6
ispMACH® 4000V/B/C/Z™ 5 LC4128V-27T100C >30MHZ 50 108 Macrocells
(Verilog/VHDL Source)
4.6
Platform Manager™ 8 LPTM10-12107-
3FTG208CES
>30MHz 50 129 LUTs (Verilog Source)
122 LUTs (VHDL Source)
4.6
ECP5™ 8 LFE5UM-85F-
CABGA756
>30MHz 50 129 LUTs (Verilog Source)
122 LUTs (VHDL Source)
4.6
8-端口 JTAG 实现
MachXO2™ 1 LCMXO2-640HC-
4TG100C
>30MHz 50 154 LUTs (Verilog Source)
147 LUTs (VHDL Source)
4.6
MachXO™ 2 LCMXO640C-5T100C >30MHz 50 271 LUTs (Verilog Source)
147 LUTs (VHDL Source)
4.6
LatticeXP2™ 3 LFXP2-5E-
5M132C
>30MHz 50 148 LUTs (Verilog Source)
149 LUTs (VHDL Source)
4.6
ispMACH® 4000ZE™ 4 LC4128ZE-5TN100C >30MHz 50 127 Macrocells
(Verilog/VHDL Source)
4.6
ispMACH® 4000V/B/C/Z™5 LC4128V-27T100C >30MHz 50 127 Macrocells
(Verilog/VHDL Source)
4.6
Platform Manager™ 6 LPTM10-12107-
3FTG208CES
>30MHz 50 154 LUTs (Verilog Source)
147 LUTs (VHDL Source)
4.6
ECP5™ 7 LFE5UM-85F-
CABGA756
>30MHz 50 193 LUTs (Verilog Source)
195 LUTs (VHDL Source)
4.6

1. 使用LCMX02-640HC-4TG100C器件和带有LSE(莱迪思综合引擎)的Lattice Diamond® 3.1设计软件测得的性能和资源使用数据。
2. 使用LCMXO2640C-5T100C器件和Lattice Diamond® 3.1设计软件测得的性能和资源使用数据。
3. 使用LFXP2-5E-5M132C器件和Lattice Diamond® 3.1设计软件测得的性能和资源使用数据。
4. 使用LC4128ZE-5TN100C器件和ispLEVER® Classic 1.4软件测得的性能和资源使用数据。
5. 使用LC4128V-27T100C器件和ispLEVER® Classic 1.4软件测得的性能和资源使用数据。
6. 使用LPTM10-12107-3FTG208CES器件和ispLEVER 8.1 SP1软件测得的性能和资源使用数据。
7. 使用LFE5UM-85F-CABGA756器件和带有LSE的Lattice Diamond® 3.1设计软件测得的性能和资源使用数据。

* 也可用其他器件.

注意: 以上所示的性能和设计规模仅是估计。实际结果可能取决于所选择的参数,时序约束和所用的器件。若要了解更详细的情况,请查阅设计文件。除非另有说明,所有的代码和设计工作都是在PC平台上完成的。

文档

快速参考
技术资源
标题 编号 版本 日期 格式 文件大小
Using Multiple Boundary Scan Port Linker (BSCAN2)
AN8081 01.0 7/1/2009 PDF 337.3 KB
标题 编号 版本 日期 格式 文件大小
Using Multiple Boundary Scan Port Linker (BSCAN2)
AN8081 01.0 7/1/2009 PDF 337.3 KB
标题 编号 版本 日期 格式 文件大小
BSCAN2 - Multiple Scan Port Linker - Documentation
RD1002 4.8 1/30/2017 PDF 1.2 MB
BSCAN2 - Multiple Boundary Scan Port Linker - Source Code
RD1002 4.6 3/13/2014 ZIP 2.6 MB
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