DDR3 PHY IP核

JESD79-3 DFI存储器互连

莱迪思的双倍数据速率(DDR3)物理接口(PHY)IP是一个通用的IP,提供了DDR3存储器控制器(MC)和DDR3存储器件之间的连接,符合JESD79- 3标准。DDR3 PHY IP在本地端提供了行业标准的DDR PHY接口(DFI)总线与存储器控制器连接。DFI协议定义了通过DFI总线,从或至DDDR3器件传输控制信息和数据所需的信号、信号关系和时序参数。

DDR3 PHY IP简化了任意DDR3存储器控制器和莱迪思FPGA DDR3基本组件的集成,从而使用户可以只实现用户设计中存储器控制器的逻辑部分。莱迪思的DDR3 PHY IP包含了存储器件所需的所有逻辑资源,包括依赖于FPGA DDR IO基本组件进行初始化过程、写电平、读数据采集和读取数据偏移校正。

特性

  • 支持每个DQS组的写电平。有关断板上存储器应用写电平的选项
  • 支持所有有效的DDR3指令
  • 支持动态晶片上终端(ODT)的控制
  • LatticeECP3 I/O基本组件管理读偏移(读电平相等)
  • 控制IP核外的存储器复位选项
  • MC和DFI之间1:1的频率比接口,DFI和PHY之间1:2的频率比接口
  • 通过DDR PHY接口(DFI)行业标准连接到任意DDR3存储器控制器(MC)
  • 能与行业标准的DDR3 SDRAM元件和符合JESD79-3规范的模块连接
  • 支持所有LatticeECP3 “EA”器件
  • 高性能DDR3操作,高达400 MHz/800 Mbps
  • 支持的存储器数据通道宽度为8、16、24、32、40、48、56、64和72位
  • 支持x4、x8和x16器件配置
  • 支持无缓冲的DDR3 DIMM或DDR3 RDIMM模块的每一级
  • 支持板载内存 (最多两个芯片选择)
  • 可编程突发长度8 (fixed)、chopped 4或8 (on-the-fly)、chopped 4 (fixed)
  • 通过用户模式寄存器编程,支持自动DDR3 SDRAM初始化

DDR3 SDRAM控制器可作为一个IPexpress用户可配置的IP核,能够进行IP的配置,生成网表和仿真文件用于设计。请注意,除非购买这个IP 的许可证,否则可能不能生成位流,或比特流可能有时间逻辑。

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块关系图

性能和大小

ECP51, 2, 3
参数 SLICE LUT 寄存器 I/O fMAX (MHz)
数据总线宽度: 8 (x8) 668 942 736 42 400 MHz (800 Mbps)
数据总线宽度: 16 (x8) 809 1066 969 53 400 MHz (800 Mbps)
数据总线宽度: 24 (x8) 838 1039 1003 64 400 MHz (800 Mbps)
数据总线宽度: 32 (x8) 970 1140 1181 75 400 MHz (800 Mbps)
数据总线宽度: 40 (x8) 1094 1262 1355 86 400 MHz (800 Mbps)
数据总线宽度: 48 (x8) 1212 1358 1509 97 400 MHz (800 Mbps)
数据总线宽度: 56 (x8) 1284 1375 1678 108 400 MHz (800 Mbps)
数据总线宽度: 64 (x8) 1383 1434 1851 119 400 MHz (800 Mbps)
数据总线宽度: 72 (x8) 1518 1550 2021 130 333 MHz (666 Mbps)

1. 性能和资源使用情况数据是通过使用LFE5U/LFE5UM-85F-8BG756C器件和Lattice Diamond 3.3软件测得的。使用不同软件版本或者ECP5系列中不同密度或速度级的器件时,性能可能会有所不同。
2. I/O列中显示的数字表示DDR3内存接口上的主I/O数。不包括用户接口(本地端)I/O。
3. DDR3 IP核可以在最高速率级(-8)的64位或更低数据宽度的单芯片器件中达到400 MHz工作频率。

LatticeECP31, 2, 3
参数 SLICE LUT 寄存器 I/O fMAX (MHz)
数据总线宽度: 8 (x8) 611 784 745 42 400 MHz (800 Mbps)
数据总线宽度: 16 (x8) 756 909 1005 53 400 MHz (800 Mbps)
数据总线宽度: 24 (x8) 912 1034 1265 64 400 MHz (800 Mbps)
数据总线宽度: 32 (x8) 1051 1140 1526 75 400 MHz (800 Mbps)
数据总线宽度: 40 (x8) 1214 1284 1789 86 400 MHz (800 Mbps)
数据总线宽度: 48 (x8) 1057 1233 1442 97 400 MHz (800 Mbps)
数据总线宽度: 56 (x8) 1136 1307 1573 108 400 MHz (800 Mbps)
数据总线宽度: 64 (x8) 1217 1398 1703 119 400 MHz (800 Mbps)
数据总线宽度: 72 (x8) 1320 1477 1868 130 333 MHz (666 Mbps)

1. 性能和资源使用情况数据是通过使用LFE3-150EA-8FN1156C器件和Lattice Diamond 1.4软件测得的。当使用不同软件版本或者LatticeECP3系列中不同密度或速度级的器件实现该设计,性能可能会有所不同。
2. 仅支持EA芯片。
3. DDR3 IP核可以在最高速率级(-8、-8L或-9)的64位或更低数据宽度的单芯片器件中达到400 MHz工作频率。

订购信息

系列 部件编号
CrossLink-NX DDR3-PHY-CNX-U/DDR3-PHY-CNX-UT
LatticeECP3 (EA) DDR3-PHY-E3-U

IP版本:1.1.

评估:欲下载该IP的完整评估版,请访问IPexpress工具并点击工具条上的IP服务器按钮。上面显示了所有可供下载的LatticeCORE IP核和模块。欲了解更多查看/下载IP核的信息,请阅读IP Express快速入门指南

购买:欲了解如何购买IP核,请联系您本地的莱迪思销售办事处

文档

快速参考
资讯资源
标题 编号 版本 日期 格式 文件大小
DDR3 PHY IP Core User's Guide
IPUG96 2.1 10/10/2016
DDR3 SDRAM PHY IP Core - Lattice Radiant Software
FPGA-IPUG-02098 1.1 6/24/2020
标题 编号 版本 日期 格式 文件大小
IPexpress Quick Start Guide
8/5/2010


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