ispClock

クロックマネージャデバイス

ispClockデバイスですべてを置き換えることができるのに、ゼロ遅延バッファ、ファンアウトバッファ、終端抵抗、遅延ライン、および蛇行クロックトレースレイアウトで時間を無駄にするのはなぜですか?

停止した時計でさえ、1日に2回、正確な時間を伝えます-ispClockデバイスは、複数のクロック周波数を生成し、異なるシグナリング要件を持つクロックネットを駆動するようにシステム内でプログラムすることが可能です。

タイムストリーム-クロック・トレースの長さの出力差を補正し、トレースインピーダンスを正確にマッチングさせ、クロック・ネットを異なる信号要件で駆動します。これらのすべてが厳しいスキューおよびジッタ標準に適合します。

特長

  • 複数のフォーマットで利用可能: クロック生成用ispClock5600A、差動クロック分配用ispClock5400D、シングルエンドクロック分配用ispClock5300S
  • ボード空間を削減―1つのispClockが複数の種類のクロックデバイスに置き換え可能
  • 最大サイクル・サイクル・ジッタ70 ps(ピーク・ピーク)
  • 最大位相ジッタ50 ps
  • 複数のインターフェースの種類に対応: LVTTL, LVCMOS, SSTL, HSTL, LVDS, VPECL, Diff. SSTL, Diff. HSTL

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ファミリーテーブル

ispClock 製品ファミリ選択ガイド

特長 ispClock5600Aファミリ ispClock5400Dファミリ ispClock5300Sファミリ
出力 20もしくは10 10もしくは6 20, 16, 12, 8もしくは4
入力動作周波数レンジ 8から400MHz 50から400MHz 8から267MHz
出力動作周波数レンジ 4から400MHz 50から400MHz 5から267MHz
VCOオペレーション 320から800MHz 400から800MHz 160から400MHz
拡散スペクトル互換性 あり あり あり
シングルエンドファンアウトバッファーインターフェース LVTTL, LVCMOS, HSTL, eHSTL, SSTL なし LVTTL, LVCMOS, HSTL, eHSTL, SSTL
シングルエンドクロックリファレンスおよびフィードバックインターフェース LVTTL, LVCMOS, SSTL, HSTL LVCMOS LVTTL, LVCMOS, HSTL, eHSTL, SSTL
差動ファンアウトバッファーインターフェース SSTL, HSTL, LVDS, LVPECL LVDS, LVPECL, HSTL, SSTL, HCSL, MLVDS なし
差動クロックリファレンスおよびフィードバックインターフェース HSTL, SSTL, LVDS, LVPECL LVDS, LVPECL, HSTL, SSTL, HCSL, MLVDS LVDS, LVPECL, HSTL, SSTL
PLLフィードバックの種類 内部/外部 内部/外部 外部
M, N 分周器 1から40のカウント なし なし
V 分周器数 5 4 3
V 分周器カウントレンジ 2から80 (2ステップ) 2から16 (2の累乗で) 1から32 (2の累乗で)
最大サイクルジッタ 70ps (ピーク‐ピーク) 29ps (ピーク‐ピーク) 70ps (ピーク‐ピーク)
最大周期ジッタ(RMS) 12ps 2.5ps 12ps
最大位相ジッタ (RMS) 50ps 6ps Typ. 50ps
最大静的位相オフセット -100psから200ps -5psから95ps -40psから100ps
生成される周波数 5 4 3
Programmable Phase Skew 156psから12ns 156psから12ns 156psから5ns
プログラム可能な位相スキュー なし 0psから288ps なし
ファンアウトバッファーモード なし あり あり
プログラム可能なターミネーション 40から70Ω & 20Ω設定 なし 40から70Ω & 20Ω設定

デザインリソース

IP&リファレンスデザイン

プレテスト、再利用可能な機能を利用して設計の労力を軽減

アプリケーションノート

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ソフトウェア

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