MachXO3D – ハードウェアRoot-of-Trustを実現するセキュアなFPGA

ハードウェアRoot-of-Trustとデュアルブート機能で安全な制御アプリケーションを拡充

検証済みのMachXO3アーキテクチャに実装-MachXO3Dは不変の埋め込みセキュリティブロック、強化された制御機能、そして最大2700キロビットの拡張ユーザーフラッシュメモリを追加します

高度にセキュアなFPGA-不変のセキュリティにより、ハードウェアのRoot-of-Trust、ECDSA、ECIES、AES、SHA、HMAC、TRNG、ユニークID、公開/秘密キーの生成など、事前に検証された暗号化機能が可能になります

デバイス上のデュアルブートフラッシュ-デュアルブート構成向け外部メモリの必要がありません。オンデバイスデュアルブートフラッシュはフェイルセーフのプログラミングとフィールド内アップデートにおける柔軟性を提供します

機能

  • プラットフォームで最初にオン、最後にオフになるRoot-of-Trustを統合することでハードウェアセキュリティの実装を簡素化
  • デバイスの製造、輸送、プラットフォームの製造、設置、運用、廃棄を含む製品のライフサイクルを通してセキュリティに対応
  • データ・機器のセキュリティ、データ認証、設計のセキュリティブランド保護など包括的な保護を可能に
  • 安全なデュアルブート構成ブロックを組み合わせたプログラマブルロジックは設計実装中の柔軟性を提供し、機器の展開後も安全なアップデートが可能です
  • NIST SP 800-193 PFR/CAVPガイドライン準拠の堅牢なセキュリティ/事前検証済み暗号機能により、非揮発性メモリの保護、不正コードの検出、破損があった場合の復元を実現

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セキュリティ

MachXO3DはNIST-CAVP認証済みでNIST SP 800-193 PFRガイドラインに準拠

ラティスは以下に示したMachXO3D™暗号機能に関して、米国国立標準技術研究所(NIST)暗号アルゴリズム認証プログラム(CAVP)認証を取得しています。NIST CAVPはFIPS承認済み/NIST推奨暗号アルゴリズムと個別コンポーネントの検証テストを提供しています。連邦情報処理標準(FIPS)は米国連邦政府の暗号化ソフトウェア標準です。/p>

MachXO3Dは製造時点から廃棄に至るまでのシステムの全ライフサイクルにわたり、不正なファームウェア・アクセスからのデバイスや他のコンポーネントの保護、検出、復元を行うハードウェアRoot-of-Trust(RoT)を確立しています。こうしたセキュリティ機能はNIST SP 800-193 PFRガイドラインに準拠しており、以下の表に示したNIST-CAVP検証テストの認証もすでに取得しています。

MachXO3D™暗号機能のNIST-CAVP認証

 EN JP   EN  JP
Validation Number 検証番号 C998  C998
Test Capabilities  テスト性能/機能 Description  概要
AES-ECB  AES-ECB Direction: Decrypt, Encrypt
Key Length: 128, 256
命令:復号化、暗号化
鍵長:128, 256
ECDSA KeyGen (186-4)  ECDSA KeyGen (186-4) Curve: P-256
Secret Generation Mode: Testing Candidates
曲線:P-256
秘密生成モード:複数の候補をテスト
ECDSA SigGen (186-4)  ECDSA SigGen (186-4) Capabilities:
    Curve: P-256
    Hash Algorithm: SHA2-256
性能/機能:
曲線:P-256
ハッシュ・アルゴリズム:SHA2-256
ECDSA SigVer (186-4)  ECDSA SigVer (186-4) Capabilities:
    Curve: P-256
    Hash Algorithm: SHA2-256
性能/機能:
曲線:P-256
ハッシュ・アルゴリズム:SHA2-256
HMAC DRBG  HMAC DRBG Prediction Resistance: No
Capabilities:
Mode: SHA2-256
Entropy Input: 256
Nonce: 256
Personalization String Length: 0
Additional Input: 0
Returned Bits: 256
予知困難性:なし
性能/機能:
モード:SHA2-256
エントロピー入力:256
ノンス:256
パーソナリゼーション・ストリング長:0
追加入力:0
返されるビット:256
HAC-SHA2-256  HAC-SHA2-256 MAC: 256
Key sizes < block size
MAC: 256
鍵長 < ブロック長
KAS-ECC  KAS-ECC Function: Key Pair Generation 機能:鍵ペア生成
KAS-ECC CDH-Component  KAS-ECC CDHコンポーネント Function: Key Pair Generation 機能:鍵ペア生成
SHA-256  SHA-256 Message Length: 8-65536 Increment 8 メッセージ長:8-65536インクリメント8

To see this certification on the NIST website, click here.

To learn more about NIST CAVP, click here.

ファミリーテーブル

MachXO3D Device選択ガイド
機能 MachXO3D-4300 MachXO3D-9400
LUT数 4300 9400
分散RAM (kビット) 34 73
EBR SRAM (kビット) 92 432
UFM (kビット) 367/11223 1088/26933
PLL 2 2
拡張セキュリティブロック 1 1
オシレータ 1 1
チップ上デュアルブート あり あり
I3C対応I/O あり1 あり1
MIPI D-PHY対応2 あり あり
VCC = 2.5 V/3.3 V HC / ZC5 HC / ZC5
VCC = 1.2 V4 - HE
温度グレード C / I / A6 C / I / A6

1. I3Cダイナミックプルアップ機能を備えたバンク3で4ペアのI/O
2. HCデバイスのみ
3. デュアルブートが無効になっている場合、画像スペースは追加のUFMとして再利用できます。
4. 車載グレードのみ
5. HC = 高性能 / ZC = 低消費電力動作
6. C = 商用、I = 産業用、A = 車載用

0.5 mm 空間 I/O カウント
MachXO3D-4300 MachXO3D-9400
72 QFN (10 mm x 10 mm) 58 (HC / ZC) 58 (HC / ZC)
0.8 mm空間 I/O カウント
MachXO3D-4300 MachXO3D-9400
256ボール caBGA (14 mm x 14 mm) 206 (HC1 / ZC) 206 (HC / ZC1 / HE2)
400ボール caBGA (17 mm x 17 mm) 335 (HC / ZC)
484ボール caBGA (19 mm x 19 mm) 383 (ZC1 / HE2)

1. 車載グレード
2. 車載グレードのみ

ソリューション例

安全な制御PLD

  • デュアルブートハードウェアRoof-of-Trustにより、安全な制御PLD機能を拡充し、包括的で柔軟・堅牢なハードウェアセキュリティを製品ライフサイクルを通して簡素化

安全サーバー

  • 拡張された安全構成ブロックはMachXO3D自身が悪性な攻撃から保護・検出・復元することを可能に
  • FPGAファブリックにより、同時に複数のプラットフォームファームウェアの保護・検出・復元する並列処理機能が可能に
  • NIST SP 800 193 プラットフォームファームウェアレジリエンス (PFR) ガイドラインに準拠

実装の信頼チェーン

  • ハードウェアRoot-of-Trustはシステム全体を保護する信頼チェーンの最初の輪です
  • 起動時、強化されたデバイス構成エンジンは暗号によってMachXO3Dの構成画像を検証
  • 起動時、組込みセキュリティブロックは他のプラットフォームファームウェアを認証する暗号化機能を提供します
  • インスタントオン機能を備えたMachXO3Dは、プラットフォーム上で安全に起動する最初のデバイスであり、信頼チェーンの優れたアンカーです。

MachXO3Dによるバッテリ管理制御

  • MachXO3Dはモバイル/ポータブル組み込みシステム向けバッテリ管理コントローラを提供
  • 各バッテリ・セルの均等充電のためのインテリジェントなセル・バランシング
  • 充放電プロセスの制御と、充電状態(SOC:State of Charge)や劣化状態(SOH:State of Health)などのリアルタイム・バッテリ情報の受信

デザインリソース

Intellectual Property & Reference Designs

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Application Notes

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Software

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ドキュメント

Quick Reference
Technical Resources
Information Resources
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TITLE NUMBER VERSION DATE FORMAT SIZE
MachXO3D Soft Error Detection (SED)/Correction (SEC) Usage Guide
FPGA-TN-02124 0.90 5/21/2019 PDF 1.1 MB
MachXO3D sysCLOCK PLL Usage Guide
FPGA-TN-02070 0.90 6/16/2019 PDF 1.8 MB
MachXO3D sysI/O Usage Guide
FPGA-TN-02068 0.90 6/16/2019 PDF 1.1 MB
Using Hardened Control Functions in MachXO3D Devices Reference Guide
FPGA-TN-02119 0.90 8/5/2019 PDF 2.2 MB
Power Decoupling and Bypass Filtering for Programmable Devices
TN1068 1.0 5/1/2004 PDF 31.4 KB
MachXO3D 256-Pin caBGA Package Migration File
1.0 5/21/2019 CSV 15 KB
MachXO3D 72-Pin QFN Package Migration File
1.0 5/21/2019 CSV 4.7 KB
PCB Layout Recommendations for BGA Packages
FPGA-TN-02024 4.1 5/20/2019 PDF 4.6 MB
Using Hardened Control Functions in MachXO3D Devices
FPGA-TN-02117 0.91 7/24/2020 PDF 1.7 MB
Implementing High-Speed Interfaces with MachXO3D Usage Guide
FPGA-TN-02065 1.0 7/28/2020 PDF 2.1 MB
Memory Usage Guide for MachXO3D Devices
FPGA-TN-02066 1.0 7/24/2020 PDF 4.6 MB
MachXO3D Hardware Checklist
FPGA-TN-02104 1.0 7/24/2020 PDF 782.2 KB
MachXO3D Family Data Sheet
FPGA-DS-02026 1.1 9/16/2020 PDF 8.1 MB
MachXO3D Programming and Configuration Usage Guide
FPGA-TN-02069 1.0 9/17/2020 PDF 1.9 MB
MachXO3D-4300 Pinout
FPGA-SC-02011 1.03 10/23/2020 CSV 17.5 KB
MachXO3D-9400 Pinout
FPGA-SC-02012 1.02 10/23/2020 CSV 28.2 KB
Thermal Management
FPGA-TN-02044 3.6 6/29/2020 PDF 1.6 MB
TITLE NUMBER VERSION DATE FORMAT SIZE
MachXO3D Family Data Sheet
FPGA-DS-02026 1.1 9/16/2020 PDF 8.1 MB
TITLE NUMBER VERSION DATE FORMAT SIZE
MachXO3D Embedded Security Block
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FPGA-TN-02091 5/21/2019 COM/SUPPORT
MachXO3D Soft Error Detection (SED)/Correction (SEC) Usage Guide
FPGA-TN-02124 0.90 5/21/2019 PDF 1.1 MB
MachXO3D sysCLOCK PLL Usage Guide
FPGA-TN-02070 0.90 6/16/2019 PDF 1.8 MB
MachXO3D sysI/O Usage Guide
FPGA-TN-02068 0.90 6/16/2019 PDF 1.1 MB
Using Hardened Control Functions in MachXO3D Devices Reference Guide
FPGA-TN-02119 0.90 8/5/2019 PDF 2.2 MB
Power Decoupling and Bypass Filtering for Programmable Devices
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PCB Layout Recommendations for BGA Packages
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Using Hardened Control Functions in MachXO3D Devices
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Implementing High-Speed Interfaces with MachXO3D Usage Guide
FPGA-TN-02065 1.0 7/28/2020 PDF 2.1 MB
Memory Usage Guide for MachXO3D Devices
FPGA-TN-02066 1.0 7/24/2020 PDF 4.6 MB
MachXO3D Hardware Checklist
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MachXO3D Programming and Configuration Usage Guide
FPGA-TN-02069 1.0 9/17/2020 PDF 1.9 MB
Thermal Management
FPGA-TN-02044 3.6 6/29/2020 PDF 1.6 MB
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MachXO3D 256-Pin caBGA Package Migration File
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MachXO3D 72-Pin QFN Package Migration File
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MachXO3D-4300 Pinout
FPGA-SC-02011 1.03 10/23/2020 CSV 17.5 KB
MachXO3D-9400 Pinout
FPGA-SC-02012 1.02 10/23/2020 CSV 28.2 KB
TITLE NUMBER VERSION DATE FORMAT SIZE
Using MachXO3D ESB to implement ECDSA Generation/Verification - Source Code
1.0 5/21/2019 ZIP 974.6 KB
Using MachXO3D ESB to implement SHA256 - Source Code
1.0 5/21/2019 ZIP 989.3 KB
Using MachXO3D ESB to implement AES128/256 Encryption/Decryption
FPGA-RD-02056 1.0 5/21/2019 PDF 781.8 KB
Using MachXO3D ESB to implement HMAC SHA256 - Documentation
FPGA-RD-02052 1.0 5/21/2019 PDF 858.3 KB
Using MachXO3D ESB to implement HMAC SHA256 - Source Code
1.0 5/21/2019 ZIP 816.3 KB
Using MachXO3D ESB to implement ECIES Encryption/Decryption
FPGA-RD-02055 1.0 5/21/2019 PDF 973.3 KB
Using MachXO3D ESB to implement ECIES Encryption/Decryption - Source Code
1.0 5/21/2019 ZIP 911.8 KB
Using MachXO3D ESB to implement ECC Key Pair Generation
FPGA-RD-02057 1.0 1/10/2020 PDF 946 KB
Using MachXO3D ESB to implement ECC Key Pair Generation - Source Code
1.0 5/21/2019 ZIP 823.3 KB
Using MachXO3D ESB to implement ECDSA Generation/Verification
FPGA-RD-02053 1.0 5/21/2019 PDF 1 MB
Using MachXO3D ESB to implement AES128/256 Encryption/Decryption - Source Code
1.0 5/21/2019 ZIP 712.9 KB
Using MachXO3D ESB to implement SHA256
FPGA-RD-02054 1.0 5/21/2019 PDF 1000.5 KB
SPI to WISHBONE Configuration Interface Bridge - Documentation
FPGA-RD-02191 1.0 5/16/2020 PDF 1.6 MB
I2C to WISHBONE Configuration Interface Bridge - Documentation
FPGA-RD-02190 1.0 5/16/2020 PDF 1.5 MB
I2C to WISHBONE Configuration Interface Bridge - Source Code
FPGA-RD-02190 1.0 5/16/2020 ZIP 1.3 MB
SPI to WISHBONE Configuration Interface Bridge - Source Code
FPGA-RD-02191 1.0 5/16/2020 ZIP 1.3 MB
TITLE NUMBER VERSION DATE FORMAT SIZE
Power Calculator Update for All XO2 and Derivative (XO2/XO3L/XO3LF/XO3D/PlatformManager2) Devices
PCN02A-20 1.0 11/17/2020 PDF 123.6 KB
TITLE NUMBER VERSION DATE FORMAT SIZE
Lattice MachXO3D OrCAD Capture Schematic Library (OLB)
1.0 5/21/2019 ZIP 22.1 KB
TITLE NUMBER VERSION DATE FORMAT SIZE
MachXO3D Product Brief
I0268 2.0 9/16/2020 PDF 576.5 KB
Product Selector Guide
I0211 27.0 9/17/2020 PDF 8.9 MB
TITLE NUMBER VERSION DATE FORMAT SIZE
BG256 XO3D
1.0 5/21/2019 PDF 23.2 KB
BG484 XO3D
1.0 5/21/2019 PDF 23.3 KB
BG400 XO3D
Rev B 11/3/2020 PDF 24.6 KB
TITLE NUMBER VERSION DATE FORMAT SIZE
包括的なハードウェアセキュリテ ィの構築
WP0018J 1.0 5/21/2019 PDF 1003.3 KB
Next-Generation MachXO3D FPGAs Make Automotive Space Secure
WP0027 1.0 9/17/2020 PDF 583.7 KB
TITLE NUMBER VERSION DATE FORMAT SIZE
[BSDL] LCMXO3D-9400C QFN72
1.0 5/21/2019 BSM 40.5 KB
[BSDL] LCMXO3D-9400C CABGA484
1.0 5/21/2019 BSM 70.8 KB
[BSDL] LCMXO3D-9400C CABGA400
1.0 5/21/2019 BSM 65.8 KB
[BSDL] LCMXO3D-9400C CABGA256
1.0 5/21/2019 BSM 54.5 KB
[BSDL] LCMXO3D-4300C QFN72
1.0 5/21/2019
[BSDL] LCMXO3D-4300C CABGA256
1.0 5/21/2019 BSM 47.3 KB
TITLE NUMBER VERSION DATE FORMAT SIZE
Lattice MachXO3D
1.0 5/21/2019 IBS 38.3 MB

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