I2C バスマスター

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このリファレンスデザインでは、迅速で設定可能なI2Cマスターコントローラを、ラティスCPLD/FPGAデバイスで構成し、利用する方法を紹介します。このI2Cバスマスタコントローラが提供する柔軟性によって、標準もしくは高速モードで動作し、1~256バイトのトランザクションで最大128個の異なるI2Cスレーブデバイスと通信できます。ユーザーはVHDLコードをカスタマイズすることで特別な要件に応えることができ、ラティスデバイスで必要とされる速度性能を維持しながら貴重なCPLD/FPGA面積を削減できます。この設計はPhilips社のI2Cバス仕様1.0に準拠しています。

 
I2C Bus Master Controller

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性能とサイズ

デバイスファミリ 検証デバイス* 性能 I/Oピン 利用率 改訂
ECP5™ 7 LFE5U-45F-6MG285C >33MHz 18 198 LUTs 5.8
LatticeECP3™ 1 LFE3-17EA-6FTN256C >33MHz 18 200 LUTs 5.8
MachXO3L™ 8 LCMXO3L-4300C-6BG256C >33MHz 18 204 LUTs(Verilog-LSE ソース) 5.8
190 LUTs (Verilog-Syn ソース) 5.8
200 LUTs (VHDL-LSE ソース) 5.8
191 LUTs (VHDL-Syn ソース) 5.8
MachXO2™ 2 LCMXO2-256HC-4TG100C >33MHz 18 191 LUTs 5.8
MachXO™ 3 LCMXO256C-3T100C >33MHz 18 192 LUTs 5.8
LatticeXP2™ 4 LFXP2-5E-5M132C >33MHz 18 201 LUTs 5.8
ispMACH® 4000ZE5 LC4256ZE-5TN144C >33MHz 18 154 LUTs 5.8
プラットフォームマネジャ™ 6 LPTM10-1247-3TG128CES >33MHz 18 192 LUTs 5.8

1. 性能と利用率はLFE3-17EA-6FTN256C、Lattice Diamond® 3.1設計ソフトウェアを使って生成されました
2. 性能と利用率は LCMXO2-256HC-4TG100C、Lattice Diamond 3.1設計ソフトウェア、LSE (ラティス合成エンジン)を使って生成されました
3. 性能と利用率は LCMXO256C-3T100C、Lattice Diamond 3.1設計ソフトウェア、LSEを使って生成されました
4. 性能と利用率は LFXP2-5E-5M132C、Lattice Diamond 3.1 設計ソフトウェアを使って生成されました
5. 性能と利用率は LC4256ZE-5TN144C、Lattice ispLEVER® Classic 1.4 ソフトウェアを使って生成されました
6. 性能と利用率は LPTM10-1247-3TG128CES、Lattice Diamond 3.1 設計ソフトウェアを使って生成されました
7. 性能と利用率は LFE5U-45F-6MG285C、Lattice Diamond 3.1 設計ソフトウェア、LSEを使って生成されました
8. 性能と利用率はLCMXO3L-4300C-6BG256C、Lattice Diamond 3.1 設計ソフトウェア、LSE、Synplify Pro®.を使って生成されました

* 他のデバイスでも作動する可能性があります

注意: 上記の性能と設計サイズは推定値です。実際の結果は、選択されたパラメータ、タイミング制御、デバイス実装によって異なります。詳細は設計ドキュメントをご覧ください。特に記載のない限り、全てのコーディングおよび設計はPCプラットフォーム上で実行されました。

ドキュメント

Technical Resources
TITLE NUMBER VERSION DATE FORMAT SIZE
i2C Master Controller Source Code for MachXO
7/1/2005 ZIP 6.3 MB
I2C (Inter-Integrated Circuit) Master Controller - Source Code
RD1005 5.9 1/10/2015 ZIP 809.7 KB
I2C (Inter-Integrated Circuit) Master Controller - Documentation
RD1005 5.8 3/6/2014 PDF 987.4 KB


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