SPIペリフェラル

Reference Design Logo本参照デザインは、シリアル・ペリフェラル・インターフェイス(SPI)マスタと全二重同期シリアル通信を可能にするSPIスレーブデバイス・インタフェイスの実装です。簡易なバックエンド・パラレルインターフェイスは、どのようなシステムでもインターフェイスできる柔軟性を与えます。本参照デザインにより、組込みシステム内のデバイスにSPIバス機能を直ちに加えることができます。

特長

  • 全二重のSPIスレーブ
  • 4種のクロック極性とクロック位相モードに対応
  • 他のSPIスレーブデバイスとSPIバスを共有
  • 1~32ビット幅で構成可能な送受信レジスタ。ソフトウェアの対応で長い転送が可能
  • 二重バッファリング伝送により、前のデータがシフトアウトされると同時に新しいデータのライトが可能
  • 出力オプションでLSB先出しとMSB先出しに対応

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ブロック ダイアグラム

パフォーマンスとサイズ

デバイスをテスト* 言語 性能 I/Oピン サイズ リビジョン
LCMXO640C-3T100C Verilog/VHDL >80 MHz 28 37 LUTs 1.1
LC4064ZE-4TN100C Verilog/VHDL >80 MHz 28 60 マクロセル 1.1
LPTM10-12107-3FTG208CES Verilog/VHDL >80 MHz 28 37 LUTs 1.1

1. 最大クロック周波数はラティス設計ソフトウェアのタイミング解析結果によります。ユーザ回路と統合した後は、タイミングシミュレーションを実行してください。

* これ以外のデバイスでも動作するかもしれません。

注: 上に示された性能とリソースサイズは見積りです。選択されたパラメータ、タイミング制約、およびデバイス・インプリメンテーションに依存して、実際の結果は異なるかもしれません。詳細に関してはデザインのドキュメントを参照してください。特に注記がない限り、すべてのコード記述と設計作業はPCプラットホームで行われました。

Documentation

Technical Resources
TITLE NUMBER VERSION DATE FORMAT SIZE
Serial Peripheral Interface (SPI) - Documentation
RD1075 1.1 12/23/2011 PDF 158.7 KB
Serial Peripheral Interface (SPI) - Source Code
RD1075 1.1 12/23/2011 ZIP 124.8 KB


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