SPI マスタ IP コア

SPI スレーブデバイスの制御

シリアル・ペリフェラル・インタフェース (SPI) は高速同期式、シリアル、全二重のインタフェースです。設定された長さ (8、16、24、32ビット) のシリアルビットストリームをプログラムされたビット転送レートでデバイスに入出力させることができます。ラティス SPI マスタ IP コアは、ディスプレイドライバ、SPI EPROM、A/D コンバータなどの外部 SPI スレーブデバイスとの通信に使用されます。

機能

  • 4線 SPI インタフェース (SCLK、SS、MOSI、MISO) をサポート
  • SPI データ幅 (8、16、24、32ビット幅) を設定可能
  • サイズ変更が可能な送信用 FIFO と 受信用 FIFO
  • スレーブセレクト信号の極性を個別に設定可能
  • すべてのSPI クロックモードをサポート (クロック極性と位相の組み合わせ)
  • 選択可能なメモリ-マップ・スレーブインタフェース: AHB-Lite、APB、LMMI

ブロック図

資料

Quick Reference
TITLE NUMBER VERSION DATE FORMAT SIZE
SPI Master IP Core - Lattice Radiant Software
FPGA-IPUG-02069 1.2 6/24/2020


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