I2C スレーブ IP コア

I2C バスインタフェース

I2C (Inter-Integrated Circuit) バスはシンプルで少ないバンド幅、短い通信距離向けプロトコルです。間欠的にアクセスされる周辺デバイスがあるシステムで多く採用されています。通常、基板上の配線数を最小限に抑える必要があるシステムで使われています。I2C バスで送信を開始するデバイスをマスタとし、アドレスが割り振られるデバイスはスレーブとします。

ラティスセミコンダクターの汎用I2C スレーブ IP コアはデバイスアドレスの割り当て、読み出し/書き込み処理とアクノリッジ (ACK) の処理を提供します。プログラム可能な FPGA はI2C スレーブデバイスを任意のスレーブアドレスに変更することができ、ユーザは複数のスレーブデバイスを持つI2Cバスでアドレスの衝突を回避することができます。

このデザインは Verilog で提供され、ラティス Radiant ソフトウェアの配置配線ツールとSyplify Pro®論路合成ツールで CrossLink-NXTMFPGA に実装されます。

機能

I2C スレーブ IP コアが提供する機能

  • 7 ビット と 10 ビット アドレス指定モードに対応
  • 以下のバススピードをサポート:

スタンダードモード (Sm) – 最大 100 kbit/s

ファーストモード (Fm) – 最大 400 kbit/s

ファーストモードプラス (Fm+) – 最大 1 Mbit/s

  • 内蔵プルアップ、グリッチ・フィルタ
  • ポーリングとアウトオブバンド割り込みモード
  • クロックストレッチをサポート
  • 設定可能なACK/NACK

ブロック図

資料

Quick Reference
TITLE NUMBER VERSION DATE FORMAT SIZE
I2C Slave IP Core - Lattice Radiant Software
FPGA-IPUG-02072 1.2 6/24/2020 PDF 1.3 MB


Like most websites, we use cookies and similar technologies to enhance your user experience. We also allow third parties to place cookies on our website. By continuing to use this website you consent to the use of cookies as described in our Cookie Policy.