DDR3 PHY

JESD79-3 DFI Memory Connectivity

ラティスのダブルデータレート(DDR3)フィジカルインターフェース(PHY)はDDR3メモリコントローラ(MC)とJESD79-3規格に準拠したDDR3メモリデバイス間の接続を可能にする汎用IPです。DDR3 PHY IPはローカルサイドで業界規格のDDR PHYインターフェース(DFI)バスを提供し、メモリコントローラとのインターフェースを実現します。DFIプロトコルは、DFIバスを介して情報とデータの制御をDDR3デバイスに送受信するために必要な信号、信号の関係、タイミングパラメータを定義します。

DDR3 PHY IPは、ラティスのFPGA DDR3プリミティブをDDR3メモリコントローラに統合するのに必要な労力を削減し、これによってユーザはユーザ設計においてメモリコントローラのロジカル部分のみを実装することができます。ラティスのDDR3 PHY IPはFPGA DDR IOプリミティブに依存するメモリデバイスの初期化手順、ライトレベリング、読み取りデータキャプチャ、デスキューに必要なすべてのロジックが含まれています。

機能

  • 各 DQS グループのライトレベリングをサポート。ライトレベリングをオフするオプションも提供
  • すべての有効な DDR3 コマンドをサポート
  • ダイナミック ODT (On-Die Termination) 制御をサポート
  • LatticeECP3 I/O プリミティブによるリードスキューの管理 (リードレベリングと同等)
  • IP コア外部からメモリリセットを制御するオプションを提供
  • MC と DFI の間の周波数は 1:1、DFI と PHY の間は 1:2
  • DDR PHY インタフェース (DFI) 規格に準拠し DDR3 メモリコントローラと接続可能
  • 規格に準拠した DDR3 SDRAM と JESD79-1 仕様に準拠したモジュールと接続可能
  • LatticeECP3 "EA" デバイスをサポート
  • 最大 400MHz/800Mbps の高速 DDR3 インタフェースを実現
  • -8、-16、-24、-32、-40、-56、-64、-72 のメモリデータパス幅をサポート
  • x4、x8、x16 のデバイス構成をサポート
  • 1つのアンバッファード DDR3 DIMM または DIMM 毎に最大 2 ランクまでの DDR3 RDIMM をサポート
  • オンボードメモリ (最大 2 チップセレクト) をサポート
  • プログラム可能な 8 つ(固定)のバースト長、4 または 8 (on-the-fly) のバーストチョップ、4 (固定) のバーストチョップ
  • DDR3 SDRAM 自動初期化とユーザ・モード・レジスタ・プログラミングをサポート

DDR3 SDRAM は、ユーザが設定変更可能な IP コアです。IP の構成と、デザインで使用するネットリストとシミュレーション用ファイルの生成します。IP ライセンスを未購入の場合、FPGA プログラム用ビットストリームにはタイムアウトロジックが挿入されます。

各資料へのリンク

ブロック図

パフォーマンスとサイズ

ECP51
パラメータ スライス LUT レジスタ I/O2 fMAX (MHz)3
データバス幅: 8 (x8) 688 942 736 42 400 MHz (800 Mbps)
データバス幅: 16 (x8) 809 1066 969 53 400 MHz (800 Mbps)
データバス幅: 24 (x8) 838 1039 1003 64 400 MHz (800 Mbps)
データバス幅: 32 (x8) 970 1140 1181 75 400 MHz (800 Mbps)
データバス幅: 40 (x8) 1094 1262 1355 86 400 MHz (800 Mbps)
データバス幅: 48 (x8) 1212 1358 1509 97 400 MHz (800 Mbps)
データバス幅: 56 (x8) 1284 1375 1687 108 400 MHz (800 Mbps)
データバス幅: 64 (x8) 1383 1434 1851 119 400 MHz (800 Mbps)
データバス幅: 72 (x8) 1518 1550 2021 130 333 MHz (666 Mbps)

1. パフォーマンスと内部リソースの使用率は、Diamond 3.3 開発ソフトウェアと LFE5U/LFE5UM コントロールパックで LFE5U/LFE5UM-85F-8BG756C をターゲットに算出しました。パフォーマンスは開発ソフトウェアのバージョンやターゲットにする ECP5 ファミリのデバイスサイズやスピードグレードによって異なります。

2. I/O に表示されている I/O 数は DDR3 メモリインタフェースとの I/O 数です。ユーザインタフェース (ローカル側) I/O 数は含まれていません。

 3. 最速スピードグレード (-8)、データバス幅 64 ビットまたはそれ以下、チップセレクトを1つ、のときに DDR3 IP コアは最大 400 MHz (800 DDR3) で動作します。

LatticeECP31, 2, 3
パラメータ スライス LUT レジスタ I/O fMAX (MHz)
データバス幅: 8 (x8) 611 784 745 42 400 MHz (800 Mbps)
データバス幅: 16 (x8) 756 909 1005 53 400 MHz (800 Mbps)
データバス幅: 24 (x8) 912 1034 1265 64 400 MHz (800 Mbps)
データバス幅: 32 (x8) 1051 1140 1526 75 400 MHz (800 Mbps)
データバス幅: 40 (x8) 1214 1284 1789 86 400 MHz (800 Mbps)
データバス幅: 48 (x8) 1057 1233 1442 97 400 MHz (800 Mbps)
データバス幅: 56 (x8) 1136 1307 1573 108 400 MHz (800 Mbps)
データバス幅: 64 (x8) 1217 1398 1703 119 400 MHz (800 Mbps)
データバス幅: 72 (x8) 1320 1477 1868 130 333 MHz (666 Mbps)

1. パフォーマンスと内部リソースの使用率は、Diamond 1.4 開発ソフトウェアで LFE3-150EA-8FN1156C をターゲットに算出しました。パフォーマンスは開発ソフトウェアのバージョンやターゲットにする LatticeECP3 ファミリのデバイスサイズやスピードグレードによって異なります。

2. EA シリコンのみサポート

3. 最速スピードグレード (-8、-8L、-9)、データバス幅 64 ビットまたはそれ以下、チップセレクトを1つ、のときに DDR3 IP コアは最大 400 MHz (800 DDR3) で動作します。

注文用情報

ファミリ 注文用番号
CrossLink-NX DDR3-PHY-CNX-U/DDR3-PHY-CNX-UT
LatticeECP3 (EA) DDR3-PHY-E3-U

IP バージョン: 1.1.

IP の評価: この IP のフル評価バージョンをダウンロードするためには、IPexpress のメインウインドウの IP Server タブを開いてください。このタブにダウンロード可能な評価用 LatticeCORE IP がすべて表示されます。IP 情報の表示/ダウンロードに関するより詳しい情報は IP Express Quick Start Guide からご確認ください。

IP の購入: IP コアのご購入については、ラティスの営業担当までお問い合わせください。

資料

Quick Reference
Information Resources
TITLE NUMBER VERSION DATE FORMAT SIZE
DDR3 PHY IP Core User's Guide
IPUG96 2.1 10/10/2016
DDR3 SDRAM PHY IP Core - Lattice Radiant Software
FPGA-IPUG-02098 1.1 6/24/2020
TITLE NUMBER VERSION DATE FORMAT SIZE
IPexpress Quick Start Guide
8/5/2010


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