パイプライン型DDR SDRAMコントローラ

DDR(Double Data Rate)SDRAMコントローラは、業界標準のDDR SDRAMと整合する汎用メモリ・コントローラです。メモリ・コントローラはユーザのアプリケーションとインターフェースを取る基本的コマンドを備えています。このインターフェースはアプリケーションと本モジュールの統合に要する労力を軽減し、DDR SDRAMコマンド・インターフェースに関する作業を容易にします。メモリ用のタイミング・パラメータは、構成インターフェースの一部としてコアに入力する信号を通してセット出来ます。これは同一ネットリストを使用しながら異なるメモリ・デバイスに切替えて、タイミング・パラメータの修正を行いアプリケーションに適応させるようにしています。

ハードウェア・デモ

この IP コアのハードウェア デモ ビット ストリームは LatticeEC 高度な評価ボードで利用可能です。ビット ストリーム、およびその操作の詳細な説明は、このページのリソース ボックスで「デザインファイル」リンクをクリックしてダウンロード可能です。

特長

  • 業界標準DDR SDRAMとのインターフェース
  • 高性能DDR 400/333/266/133Mbps動作
  • 2、4もしくは8のプログラム可能なバースト長
  • 2もしくは3サイクルのプログラム可能なCASレーテンシー
  • ACTIVEコマンドを最小化するインテリジェント・バンク・マネージメント
  • 全ての標準DDRコマンドをサポート
  • 高信頼性動作の同期設計
  • 処理能力を最大化するコマンド・パイプライン
  • 2つのDIMMをサポート
  • すべての共通メモリ構成をサポート
    • 8, 16, 32, 64と72ビット幅のSDRAMデータ・バス
    • 異なるメモリ・デバイス用の可変アドレス幅
    • プログラム可能なタイミング・パラメータ
    • データマスク信号経由のバイト・レベル書き込み
    • 1, 2, 4もしくは8ビットのチップ選択
    • バースト終結

DDR SDRAM コント ローラー - パイプラインとして可能です IPexpress ユーザー構成可能な IP コア、デザイン内の ip アドレスの構成と使用のネットリストとシミュレーション ファイルの生成を許可します。ビット ストリームの生成を防止する可能性がありますまたは IP のライセンスを購入しない限り、ビット ストリーム存在時のロジックがありますに注意してください。

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ブロック ダイアグラム

パフォーマンスとサイズ

LatticeECP31
パラメーターの設定2 SLICEs LUTs レジスタ I/O fMAX (MHz)
ユーザガイド Table 3-1のデフォルト・パラメータ時 1175 1403 1594 249 200MHz (400 DDR)

1. パフォーマンスと使用率データは、ラティスDiamond 1.1 ソフトウェアと、LFE3-95E-8FN1156C デバイスを使用して生成されます。パフォーマンスが異なる場合があります別のソフトウェア バージョンを使用してまたは LatticeECP3 家族の内で別のデバイス密度や速度のグレードをターゲットします。
2. 32ビットのSDRAMデータパス幅

LatticeECP2M/S1
パラメーターの設定2 SLICEs LUTs レジスタ I/O fMAX (MHz)
ユーザガイド Table 3-1のデフォルト・パラメータ時 1195 1386 1558 249 200MHz (400 DDR)

1. パフォーマンスと使用率データは、ラティスDiamond 1.1 ソフトウェアと、LFECP2M-35E-7F672C デバイスを使用して生成されます。パフォーマンスが異なる場合があります別のソフトウェア バージョンを使用してまたは LatticeECP2M/S 家族の内で別のデバイス密度や速度のグレードをターゲットします。2. 32ビットのSDRAMデータパス幅

LatticeECP2/S1
パラメーターの設定2 SLICEs LUTs レジスタ I/O fMAX (MHz)
ユーザガイド Table 3-1のデフォルト・パラメータ時 1195 1386 1558 249 200 MHz (400 DDR)

1. パフォーマンスと使用率データは、ラティスDiamond 1.1 ソフトウェアと、LFECP2-50E-7F672C デバイスを使用して生成されます。パフォーマンスが異なる場合があります別のソフトウェア バージョンを使用してまたは LatticeECP2/S 家族の内で別のデバイス密度や速度のグレードをターゲットします。
2. 32ビットのSDRAMデータパス幅

LatticeEC/P1
パラメーターの設定2 SLICEs LUTs レジスタ I/O fMAX (MHz)
ユーザガイド Table 3-1のデフォルト・パラメータ時 1295 1367 1761 249 166 MHz (333 DDR)

1. パフォーマンスと使用率データは、ラティスDiamond 1.0 ソフトウェアと、LFECP33-5F672C デバイスを使用して生成されます。パフォーマンスが異なる場合があります別のソフトウェア バージョンを使用してまたは LatticeECP/EC 家族の内で別のデバイス密度や速度のグレードをターゲットします。
2. 32ビットのSDRAMデータパス幅

LatticeSC/M1
パラメーターの設定2 SLICEs LUTs レジスタ I/O fMAX (MHz)
ユーザガイド Table 3-1のデフォルト・パラメータ時 1111 1277 1517 237 200 MHz (400 DDR)

1. パフォーマンスと使用率データは、ラティスDiamond 1.1 ソフトウェアと、LFSC3GA25E-6F900C デバイスを使用して生成されます。パフォーマンスが異なる場合があります別のソフトウェア バージョンを使用してまたは LatticeSC/M 家族の内で別のデバイス密度や速度のグレードをターゲットします。
2. 32ビットのSDRAMデータパス幅

MachXO21
パラメーターの設定2 SLICEs LUTs レジスタ I/O fMAX (MHz)
ユーザガイド Table 3-1のデフォルト・パラメータ時 631 1184 1139 151 133 MHz (266 DDR)

1.予備的な情報。パフォーマンスと使用率の特性は LFXP2 17E 6F484C ラティス ispLEVER 8.0 ソフトウェアを使用して生成されます。別の密度、速度またはグレード MachXO2 ファミリ内のこの IP コアを使用して、パフォーマンスが異なる場合があります。
2. 16ビットのSDRAMデータパス幅

LatticeXP21
パラメーターの設定2 SLICEs LUTs レジスタ I/O fMAX (MHz)
ユーザガイド Table 3-1のデフォルト・パラメータ時 1193 1384 1558 249 200 MHz (400 DDR)

1. パフォーマンスと使用率データは、ラティスDiamond 1.1 ソフトウェアと、LFXP2-17E-6F484C デバイスを使用して生成されます。パフォーマンスが異なる場合があります別のソフトウェア バージョンを使用してまたは LatticeXP2 家族の内で別のデバイス密度や速度のグレードをターゲットします。
2. 32ビットのSDRAMデータパス幅

LatticeXP1
パラメーターの設定2 SLICEs LUTs レジスタ I/O fMAX (MHz)
ユーザガイド Table 3-1のデフォルト・パラメータ時 1295 1367 1761 249 133 MHz (266 DDR)

1. パフォーマンスと使用率データは、ラティスDiamond 1.1 ソフトウェアと、LFXP20E-5F484C デバイスを使用して生成されます。パフォーマンスが異なる場合があります別のソフトウェア バージョンを使用してまたは LatticeXP 家族の内で別のデバイス密度や速度のグレードをターゲットします。
2. 32ビットのSDRAMデータパス幅

発注情報

家族 パートナンバー
LatticeECP3 DDRCT-GEN-E3-U6
LatticeECP2M DDRCT-GEN-PM-U6
LatticeECP2 DDRCT-GEN-P2-U6
LatticeEC/P DDRCT-GEN-E2-U6
LatticeSC DDRCT-GEN-SC-U6
MachXO2 DDRCTWB-M2-U
LatticeXP2 DDRCT-GEN-X2-U6
LatticeXP DDRCT-GEN-XM-U6

IP バージョン: 6.10.

このIPの完全評価バージョンをダウンロードするには、IPエクスプレスのメイン・ウィンドウにあるラティスIPサーバへ行ってください。ダウンロードできる全てのラティス IPモジュールは、このタブ上でご覧になれます。

IP コアを購入する方法を見つけるためにローカル格子営業所までご連絡ください。

ドキュメント

Quick Reference
Information Resources
Downloads
TITLE NUMBER VERSION DATE FORMAT SIZE
DDR & DDR2 SDRAM Controller- Pipelined (MachXO2) IP Core User's Guide
ipug93 1.2 3/20/2015 PDF 3.5 MB
DDR/DDR2 SDRAM Controller - Pipelined User's Guide
Same manual for DDR1 and DDR2 cores.
IPUG35 05.0 2/13/2012 PDF 3.9 MB
TITLE NUMBER VERSION DATE FORMAT SIZE
IPexpress Quick Start Guide
8/5/2010 PDF 304.8 KB
TITLE NUMBER VERSION DATE FORMAT SIZE
DDR Controller Evaluation Bitstream for LatticeEC Advanced Evaluation Board
Contains bitstream files (DDR) for use with the LatticeEC (and ECP) Advanced Evaluation Boards, along with a technical note description of the bitstream operation.
6/1/2005 ZIP 13.4 MB
TITLE NUMBER VERSION DATE FORMAT SIZE
Evaluation Configuration for DDR SDRAM Conroller - Pipelined for ECP/EC and LatticeXP
10/1/2005 ZIP 631.2 KB
Evaluation Package for DDR SDRAM Controller - Pipelined for LatticeECP/EC
8/1/2006 ZIP 615.8 KB


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