DisplayPort IP

低消費電力のFPGA用DisplayPortおよび組込みDisplayPort IP

ラティスはBitec社と提携し、DisplayPort 1.4a準拠IPコア(eDP 1.4対応)を低消費電力、量産型ECP5デバイスに提供

豊富な機能のパラメータ設定が可能なIPコアはコンシューマ、産業および車載機器のような様々なアプリケーションのシステム設計に最適

ECP5 SERDESはIPをコアを使用し、レーンあたり2.7 Gbpsのデータレートで最大4レーン、および最大1080p60の解像度に対応

  • 送信と受信モジュールの両方で1,2&4レーンのDisplayPort 1.4a(eDP含む)互換性
  • RGBもしくはYCbCr比色フォーマットの複数のビット深度に対応
  • 組込みDisplayPort (eDP) 機能対応
  • 8チャンネルオーディオおよびオプションでHDCP対応

注文情報

  • このIPコアはBITEC社よりサポート、販売されています

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ブロックダイアグラム

  • 1,2&4レーンのDisplayPort 1.4仕様対応
  • 1.62 Gbpsもしくは2.7 Gbpsのリンクレート対応
  • シングル、デュアル、クワッドピクセルモードによるデュアルおよびクワッドシンボルモデル対応
  • RGBもしくはYCbCr フォーマットで4, 8, 10, 12および16ビットカラー対応

デザインリソース

プログラマブルロジックIP プロバイダ ECP5
DisplayPort v 1.4トランスミッタIP Bitec Check Mark
DisplayPort v 1.4レシーバIP Bitec Check Mark

ドキュメント

Quick Reference
Information Resources
TITLE NUMBER VERSION DATE FORMAT SIZE
Bitec DisplayPort Lattice Integration Manual
Note: for latest documents please contact Bitec directly.
1.0 3/28/2018 PDF 481 KB
DisplayPort VIP Output Board Evaluation Board User Guide
FPGA-EB-02015 1.0 4/21/2018 PDF 653 KB
TITLE NUMBER VERSION DATE FORMAT SIZE
Bitec DisplayPort IP Product Brief
1.0 3/6/2018 PDF 244.5 KB


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