ispLEVER Classic

LatticeCPLDおよび成熟したプログラム可能な製品の設計環境。

ispLEVER ClassicはラティスのCPLDとマチュアなプログラマブル製品のための設計環境です。設計コンセプトからJEDECやビットストリーム(プログラミング用ファイル)の出力までに至る、設計プロセスのあらゆる段階においてラティスのデバイス設計に使用します。ispLEVER Classicで対応するプログラマブル・ロジックファミリの詳細は以下の通りです。

概要

最新のバージョンはispLEVER Classic 1.6で、2012年8月13日にリリースされました。

ispLEVER Classicが対応するオペレーティング・システムはWindows 7、Windows Vista、Windows XP、またはWindows 2000です。

他のラティスFPGAファミリを設計するには ispLEVER Diamond ソフトウェアをダウンロードしてください。Lattice DiamondとispLEVER Classicを共存させ、実行することができます。

ispLEVER Classicのダウンロードとインストール

次の3つのステップ、ダウンロード、インストール、そしてライセンスを実行します。

STEP1 - ダウンロード

ispLEVER Classicは次の4つのモジュールからなります: ispLEVER Classic 1.5ベースモジュール・インストール、ispLEVER Classic 1.5 FPGAモジュール、Synplify論理合成モジュール、そしてAldec社Active-HDL Lattice Web Edition(論理シミュレータ)です。

これらモジュールのダウンロードには以下のリンクをそれぞれクリックします。

モジュール デバイス・サポート / 機能
ダウンロード
ispLEVER Classic 1.6 ベースモジュール;
ispLEVERのクラシック1.6 Baseモジュール:これはのispLEVERプロジェクトナビゲータを含み、
あなたは右に記載されているプログラム可能な家族のいずれかの設計を実装するために必要なすべてのツールと​​デバイス·ライブラリ。
 また、ラティスのHDL合成のためのシノプシス®からSynplifyの™Proの合成ツール(F-2012)のバージョンと同様に、が含まれています Aldec社のActive-HDLラティス版シミュレータバージョン9.1。
CPLD
ispMACH 4000ZE/Z/V/B/C
ispMACH 5000VG
ispMACH 5000B
ispMACH 4A3/5
MACH4/5
ispXPLD 5000MX
ispLSI 8000
ispLSI 5000VE
ispLSI 2000VE
ispLSI 1000

SPLD
GAL and ispGAL

GDX
ispGDXVA
ispGDX2
FPGA
ispXPGA
ispLEVER Classic
ベースモジュール

(.zip 670 MB)
ispLEVER Classic 1.6 FPGAモジュール:
このオプションのモジュールはORCA FPGAとFPSCデバイスのサポートが追加されています。
ベースモジュールの前FPGAモジュールにインストールする必要があることに注意してください。
FPGA
ORCA FPGA
ORCA FPSC
ispLEVER Classic
FPGAモジュール
(.zip 386 MB)

STEP 2 - それぞれの ispLEVER Classicモジュールをインストール

ispLEVERのクラシックベースモジュールから始まる、ダウンロードしたファイルを解凍し、抽出したファイルをダブルクリックし、インストール手順を開始します。また、インストールガイドをダウンロードして、詳細な説明とオプションのためにそれを読むことができます。

STEP 3 - ispLEVER Classicのライセンスを取得

ispLEVER Classicは有効なソフトウェア・ライセンスが必要です。 ライセンス取得にはライセンス申請ページ に行き、1年有効のライセンスをリクエストします。ライセンス・ファイルはメールでラティスから送付されます。 license.dat ファイルを/licenseへ保存してください。これによってispLEVER Classicは実行可能な状態になります。

Version History

ispLEVER Classic 2.0

Lattice Synthesis Engine (LSE)

  • Support added for Mach4000 CPLD family. LSE will be selected for the synthesis tool, by default, for new projects targeting these families. Existing projects will continue to use the synthesis tool previously used by that project. For Mach4000 CPLD, user can switch between LSE and Synopsys Synplify Pro.

Aldec Active-HDL Simulation – updated version to 10.1

Licensing

ispLEVER Classic License

To request a license you will need the following:

  • Lattice website user account
  • Physical MAC address (12-digit hexadecimal value)

Click here to request your license.

Software Downloads & Documentation

Quick Reference Technical Resources Information Resources Downloads
TITLE NUMBER VERSION DATE FORMAT SIZE
Generating a Schematic Symbol for OrCAD Capture
AN8075 9/1/2006 PDF 554.9 KB
Power Estimation in ispXPGA Devices
Please note that a spreadsheet with built-in formulas is also available for use with TN1043, and available for download on this page.
TN1043 1/1/2004 PDF 447.1 KB
Power Estimation in ispXPGA Devices (spreadsheet file)
This .zip contains the spreadsheet that is referenced in TN1043
TN1043 5/1/2004 ZIP 31.8 KB
TITLE NUMBER VERSION DATE FORMAT SIZE
ispLEVER Classic 2.0 Installation Guide
1.0 6/16/2015 PDF 547.2 KB
TITLE NUMBER VERSION DATE FORMAT SIZE
ABEL Design Manual
(ispLEVER 4.x, 5.x, 6.x, Classic)
3/1/2003 PDF 606.2 KB
ABEL-HDL Reference Manual
(ispLEVER 4.x, 5.x, 6.x, Classic)
3/1/2003 PDF 1.4 MB
FPGA Design Guide
Includes comprehensive instructions on how to use the ispLEVER tools to design for Lattice FPGAs. (ispLEVER 8.0)
8.0 11/10/2009 PDF 2.5 MB
FPGA Physical Design Rule Check (DRC) Desk Reference
Contains descriptions of design rule check warning and error messages you may encounter when running your FPGA designs in ispLEVER's Project Navigator. (ispLEVER 4.x, 5.x, 6.x, 7.x, 8.x)
8.0 11/10/2009 PDF 102.9 KB
Generic Macro Library Reference Guide
Contains functional and pin descriptions of the schematic "generic" macros available in ispLEVER Classic. Macros are compatible with ispMACH 4000 Family CPLDs.
3/17/2010 PDF 132.3 KB
ispLSI Macro Library Reference Manual
Contains functional and pin descriptions of the schematic macros available in ispLEVER. (ispLEVER 4.x, 5.x, 6.x, Classic)
8/1/2000 PDF 3.3 MB
LSE for ispLEVER Classic 2.0 User Guide
1.0 6/16/2015 PDF 245.7 KB
Schematic Entry Reference Manual
(ispLEVER Classic)
11/24/2004 PDF 698 KB
Simulating Designs for Lattice FPGA Devices
This document explains how to use Synopsys® VCS®, Cadence® NCVerilog®, Cadence NC-VHDL®, and Aldec Riviera Pro® and Active-HDL® software to simulate designs that target Lattice Semiconductor FPGAs. (ispLEVER 6.x, 7.x)
6/15/2007 PDF 111.5 KB
TITLE NUMBER VERSION DATE FORMAT SIZE
PCN10A-11 Notification of Intent to Freeze ispLEVER After Version 8.2
Conversion
PCN10A-11 1.0 7/25/2011 PDF 52.7 KB
TITLE NUMBER VERSION DATE FORMAT SIZE
Lattice OrCAD Capture Schematic Library (OLB)
This file contains a OrCAD Capture Schematic Library (OLB file type) for all Lattice products. This .zip file also includes a .xls worksheet with a list of the contents of the OLB. These symbols can be used to help with OrCAD schematic designs.
5.9 7/8/2017 RAR 665.7 KB
TITLE NUMBER VERSION DATE FORMAT SIZE
HDL Synthesis Design with LeonardoSpectrum: CPLD Flow
How to use LeonardoSpectrum to synthesize a Verilog design for a Lattice CPLD device. Tutorial Topics/Tools: Logic Synthesis, ispLEVER, LeonardoSpectrum. (ispLEVER 4.x, 5.x, 6.x)
5/1/2005 PDF 313 KB
HDL Synthesis Design with LeonardoSpectrum: ispXPGA Flow
How to use LeonardoSpectrum to synthesize a Verilog design for a Lattice ispXPGA device. Tutorial Topics/Tools: Logic Synthesis, ispLEVER, LeonardoSpectrum. (ispLEVER 4.x, 5.x, 6.x)
5/1/2005 PDF 363.7 KB
HDL Synthesis Design with Precision RTL: CPLD Flow
This tutorial shows you how to use Mentor Graphics Precision RTL Synthesis from within ispLEVER to synthesize a Verilog design and generate an EDIF file for a Lattice CPLD device. Tutorial Topics/Tools: Logic Synthesis, ispLEVER, Precision RTL
5/1/2006 PDF 263.8 KB
HDL Synthesis Design with Synplify: CPLD Flow
How to use Synplify to synthesize a VHDL design for a Lattice CPLD device. Tutorial Topics/Tools: Logic Synthesis, ispLEVER, Synplify (ispLEVER 6.x)
5/1/2005 PDF 446.1 KB
HDL Synthesis Design with Synplify: ispXPGA Flow
How to use Synplify to synthesize a VHDL design for a Lattice ispXPGA device. Tutorial Topics/Tools: Logic Synthesis, ispLEVER, Synplify.
5/1/2005 PDF 509.1 KB
LSE for ispLEVER Classic 2.0 Tutorial
1.0 6/16/2015 PDF 372.7 KB
Schematic and ABEL-HDL Design
How to design, simulate, implement, and verify a counter circuit targeted to a CPLD device. The design uses a top-level schematic and two lower-level ABEL-HDL modules. Tutorial Topics/Tools: CPLD Schematic and HDL Design Entry, CPLD Fitting, ispLEVER
5/1/2006 PDF 2 MB
Synthesis Data Flow Tutorial
This tutorial shows you how to use Synplicity Synplify® Pro for Lattice with ispLEVER® to synthesize a Verilog HDL design and to generate an EDIF file for a Lattice FPGA device. Tutorial Topics/Tools: FPGA logic synthesis, ispLEVER, Synplify.
12/15/2008 PDF 314.3 KB
Using the ispXPGA Floorplanner
How to use the Floorplanner to locate elements, make pin and block assignments, and examine timing delay in a design targeted to an ispXPGA device. Tutorial Topics/Tools: Design Planning, ispLEVER, Floorplanner. (ispLEVER 4.x, 5.x, 6.x, Classic)
5/1/2005 PDF 515.7 KB
TITLE NUMBER VERSION DATE FORMAT SIZE
Active-HDL simulation libraries for ispLEVER Classic devices
Use these libraries if you wish to use ispLEVER Classic with Active-HDL Lattice Edition.
10/19/2011 ZIP
ispLEVER Classic 2.0 Base Module
2.0 6/16/2015 ZIP
ispLEVER Classic 2.0 FPGA Module
2.0 6/16/2015 ZIP
PALtoGAL v3 12
Translates PAL JEDEC files to GAL JEDEC format.
5/24/2001 ZIP 35.4 KB