> New Account > Sign In

Lattice Programmable Logic Campus Day 2011 Registration

Seminar Beschreibung

If we're looking in our environment everything is part of an ecosystem. The same statement is true for FPGA Design. The important thing for FPGA design is not the FPGA itself, the software or the design engineer. It is the complete ecosystem consisting of devices, software, board solutions, applications and test & measurement. The Lattice Programmable Logic Campus day gives you the opportunity to select the parts of the ecosystem which are of interest for you. Together with our partners Altium, Avionic Design, eVision Systems, Helion, LeCroy, Semtech and Tieto you can build your day out of 18 sessions. Meet your local contacts to share the knowledge in the different locations (Munich, Frankfurt/Eschborn and Berlin). During these seminars, Lattice and the partners will also run an exhibition, to show the different solutions.

The early bird rate is 125 € plus VAT not only for the PLD Campus day. Each participant receives either a FPGA (Versa) Board or three different CPLD/Mixed Signal Boards included in the registration price.

Registration Form

  *Müssen ausgefüllt werden ! Rechnungsanschrift: (Falls abweichend !)
Name*:
Vorname*:
Firma*:
Abteilung:
Straße*:
PLZ*:
Ort*:
Land:
Telefon:
Email*:
Ustr-ID:
Veranstaltungsort: (Event Details siehe unten)
 
Date:
Firma:
Straße(1):
PLZ Ort:
 
Time   Raum 1   Raum 2   Raum 3    
08.30-09.00 Registration
09.00-09.15 Tieto introduction
09.15-10.15 LatticeDiamond Latest Release (LSC) Ethernet for industrial Solutions (LSC) Messung der Signal Integritdt an schnellen seriellen Bussystemen (LeCroy) None
10.15-11.15 NV Products (LSC) PCI-Express Solutions (LSC) Power Supply for FPGAs (Sem) None
11.15-11.45 Break
11.45-12.45 I2C and SPI implementation with EFB (XO2)(LSC) High Speed PCB Design (PCI-E/DDR2/3) (Tieto) Board Management Lösungen (LSC) None
12.45-13.45 Lunch
13.45-14.45 DDR3 implementation with ECP3 on Versa (LSC) EMV-gerechtes Design digitaler Baugruppen (Tieto) Einführung in die PCI Express Protokoll Analyse (LeCroy) None
14.45-15.45 CMOS Sensor session with HDR-60 eval Board (Helion) Thermischen Analyse von elektronischen Designs (Tieto) PCI-Implementation on Versa Board (CG) None
15.45-16.15 Break
16.15-17.15 Kombinierte Tegra 2 SoC und FPGA Eval-Platform für embedded Applikationen (Avionic Design) High Speed Design und Signal Integritdät mit Altium Designer (Altium) Advanced Verification with VHDL 2008 und Static Design Rule Checks (eVision) None
17.15-17.30 Tieto closing
Key: LSC = Lattice Semiconductor
CG = Charles Gardiner
SEM = Semtech

Abstract

Dieses Seminar kostet € 125 + MwSt. für Frühbucher. Zwei Wochen vor dem entsprechenden Seminar kostet das Seminar € 140 + MwSt. Diese Gebühr beinhaltet ein Eval Board Auswahl Ihrer Wahl (FPGA Board (Versa) oder CPLD Boards (XO2 Control Board, XO2 und PWMGR1014 Breakout Board), welches Sie bei der Registrierung vor Ort ausgehändigt bekommen.

Sie bekommen eine Bestätigungs-Email für dieses Seminar, zusammen mit den überweisungsinformationen inklusive Rechnung mit ausgewiesener MwSt, wenn eine Ust-IdNr. angegeben wird.

FPGA — Versa Board Versa Development Kit CPLD — XO2 Control Dev Kit
XO2 Break Out Board
PMGR1014 Break Out Board
XO2 Control Dev Kit Breakout Board Evaluation Kits
Wie sind Sie auf dieses Seminar aufmerksam geworden* ?